8-900-374-94-44
В отличие от обычных сигналов, при декларации вычисляемого сигнала указывается не только тип, но и функция, на базе которой будет определяться значение сигнала.
Описание вычисляемого сигнала имеет следующий синтаксис:
signal name: [resolution_function_name] type_mark
[range (range_attribute_name |
sinmple_expression (to | downto} simple_expression)|
(discrete range {,…})]
Здесь:
· идентификатор type_mark задает имя типа для определяемого сигнала;
· идентификатор resolution_function_name — имя функции, используемой для вычисляемого сигнала.
Функция разрешения коллизий, ассоциированная с разделяемым сигналом, его описанием, вызывается всякий раз, когда какой-либо из источников выполняет оператор присваивания нового значения сигналу. Сигнал существует непрерывно в модельном времени, и то, что другие источники в данный момент нe изменяли значения на своих выходных портах, связанных с данным сигналом, не означает, что там «ничего нет». Такая ситуация означает, что на этих выходах сохраняются прежние значения. Соответственно, функция разрешения коллизий анализирует текущие значения сигнала от всех разделяющих его источников и вычисляет результирующее значение, которое и становится значением разделяемого сигнала.
Функция разрешения коллизий должна быть написана так, чтобы порядок, в котором в ее теле анализируются значения сигнала от множества источников, не влиял бы на результат работы функции.
Отметим, что функция разрешения коллизий в описании вычисляемого сигнала указана только своим именем. Сама функция описывается отдельно. Одна функция разрешения коллизий может использоваться для многих вычисляемых сигналов.
1. История появления микросхем программируемых цифровых устройств. Предшественники ПЛИС.
2. Микросхемы типа программируемая логическая матрица. Их основные параметры. Упрощенная схема.
3. Микросхемы типа программируемая матричная логика. Их основные параметры.
4. Функциональные разновидности ПЛМ и ПМЛ.
5. Базовые матричные кристаллы. Их характеристики. Полузаказные и заказные ИС.
6. Понятие эквивалентного вентиля цифровой схемы.
7. Базовая ячейка БМК.
8. Микросхемы типа «система на кристалле» (SoC).
9. Современные ПЛИС. Их разновидности, основные применения.
10. Программируемые цифровые устройства – микропроцессоры и ПЛИС. Их характерные особенности и отличия.
11. Память конфигурации ПЛИС, питание современных ПЛИС.
12. Сложные программируемые логические устройства. Обобщенная структура ПЛИС типа CPLD.
13. Функциональные блоки ПЛИС типа CPLD.
14. Программируемая матрица соединений ПЛИС типа CPLD.
15. Матрица распределения термов ПЛИС типа CPLD.
16. Макроячейка ПЛИС типа CPLD.
17. Схема блока ввода-вывода ПЛИС типа CPLD.
18. Программируемые пользователем вентильные матрицы – ПЛИС типа FPGA.
19. Функциональный блок ПЛИС типа FPGA.
20. Блоки ввода-вывода ПЛИС типа FPGA.
21. Система межсоединений ПЛИС типа FPGA.
22. ПЛИС с комбинированной архитектурой.
23. Современные направления развития ПЛИС.
24. Методы описания поведения цифровых схем.
25. Язык описания схем VHDL, основные понятия.
26. Структура программы. Ход выполнения проекта на языке VHDL.
27. Ключевые слова и пользовательские идентификаторы языка VHDL.
28. Синтаксис объявления объекта на языке VHDL.
29. Состав архитектуры объекта на языке VHDL.
30. Типы данных языка VHDL– предопределенные и определяемые пользователем
31. Скалярные и составные типы языка VHDL.
32. Скалярные типы языка VHDL. Атрибуты скалярных типов.
33. Физические типы языка VHDL. Атрибуты физических типов.
34. Преобразование скалярных типов языка VHDL.
35. Перечислимые типы языка VHDL.
36. Понятия базового типа и подтипа языка VHDL.
37. Составные типы. Массивы. Размерность массива.
38. Задание начальных значений массиву на языке VHDL. Ассоциирование.
39. Задание начальных значений массиву на языке VHDL. Агрегаты.
40. Атрибуты данных типа массив языка VHDL.
41. Массивы неограниченной длины на языке VHDL.
42. Предопределенные типы массивов языка VHDL. Битовые векторы и строки.
43. Операции над массивами на языке VHDL. Фрагменты массивов.
44. Записи, их описание, присвоение значений на языке VHDL.
45. Указательные типы данных языка VHDL.
46. Основные операторы языка VHDL.
47. Оператор условия языка VHDL. Пустой оператор.
48. Оператор CASEязыкаVHDL.
49. Циклы. Оператор LoopязыкаVHDL.
50. Циклы с условием. Оператор цикла WHILEязыкаVHDL.
51. Операторы управления сбором информации о ходе моделирования языка VHDL.
52. Принцип событийного моделирования на языке VHDL.
53. Понятия сигнала, источника сигнала, временной диаграммы, порта на языке VHDL.
54. Атрибуты сигналов языка VHDL.
55. Различие между сигналами и переменными языка VHDL.
56. Оператор условного присваивания значения сигналу на языке VHDL.
57. Разрешение неоднозначности установления сигнала на языке VHDL.
58. Процессы, их описание на языке VHDL. Список чувствительности.
59. Виды задержек и их описание на языке VHDL.
60. Оператор ожидания waitязыкаVHDL.
61. Компоненты. Декларация компонента на языке VHDL.
62. Структурное описание объекта моделирования на языке VHDL.
63. Описание переменных и констант на языке VHDL. Литералы.
64. Библиотеки, их описание на языке VHDL.
65. Пакеты, их описание на языке VHDL.
66. Оператор генерации generate языка VHDL.
67. Задание конфигурации компонентов на языке VHDL. Конфигурационная спецификация и конфигурационная декларация.
68. Задание конфигурации компонентов на языке VHDL. Правила связывания по умолчанию.
69. Описание переменных и констант на языке VHDL.
70. Последовательные операторы языка VHDL.
71. Синхронные и асинхронные процессы и их описание на языке VHDL.
72. Способы описания комбинационной логики на языке VHDL.
73. Описание триггерных схем на языке VHDL.
74. Описание регистровых схем на языке VHDL.
75. Вычисляемые сигналы языка VHDL.
cyberpedia.su
VHDL — est un langage de description matériel destiné à représenter le comportement ainsi que l architecture d’un système électronique numérique. Son nom complet est VHSIC[1] Hardware Description Language. L intérêt d une telle description réside dans… … Wikipédia en Français
VHDL — es el acrónimo que representa la combinación de VHSIC y HDL, donde VHSIC es el acrónimo de Very High Speed Integrated Circuit y HDL es a su vez el acrónimo de Hardware Description Language. Es un lenguaje definido por el IEEE (Institute of… … Wikipedia Español
VHDL — Появился в: 1983 Типизация данных: строгая Испытал влияние: Ada, Pascal VHDL (англ. VHSIC (Very high speed integrated circuits) Hardware Description Language) язык описания аппар … Википедия
VHDL — es el acrónimo que representa la combinación de VHSIC y HDL, donde VHSIC es el acrónimo de Very High Speed Integrated Circuit y HDL es a su vez el acrónimo de Hardware Description Language. Es un lenguaje usado por ingenieros definido por el IEEE … Enciclopedia Universal
VHDL — infobox programming language name = VHDL paradigm = behavioural year = 1980s designer = developer = latest release version = latest release date = latest test version = latest test date = typing = strong implementations = dialects = influenced by … Wikipedia
VHDL — Die Abkürzung VHDL bezeichnet: eine Hardwarebeschreibungssprache, siehe Very High Speed Integrated Circuit Hardware Description Language. einen Bestandteil des Cholesterins, Very High Density Lipoproteins, siehe Lipoprotein Diese Seite ist eine … Deutsch Wikipedia
VHDL — Very High Scale IC (Hardware) Description Language (IEEE1076 Standard, DoD, http://vhdl.org/) … Acronyms
VHDL — Very High Scale IC (Hardware) Description Language (IEEE1076 Standard, DoD, http://vhdl.org/) … Acronyms von A bis Z
VHDL — (= very high density lipoprotein) Plasma lipoprotein with density greater than 1.21 g/ml. Protein content about 57%, 21% phospholipid, 17% cholesterol and 5% triacylglycerols. Molecular weights between 1.5 2.8 x 105 kD … Dictionary of molecular biology
VHDL — VHSIC hardware description language (Academic & Science » Electronics) VHSIC hardware description language (Computing » Software) VHSIC hardware description language (Governmental » Military) VHSIC hardware description language (Computing »… … Abbreviations dictionary
VHDL — very high density lipoprotein * * * very high density lipoprotein … Medical dictionary
translate.academic.ru
Оператор процесса определяет независимый последовательный процесс, представляющий поведение некоторой части проекта. Выполнение оператора процесса состоит из повторяющегося выполнения последовательности операторов. После того, как последний оператор в этой последовательности будет выполнен, выполнение оператора процесса продолжается, начиная с первого оператора в этой последовательности.
Процесс состоит из объявлений и операторной части, следующей за словом begin. В объявлениях процесса можно создавать переменные, в то время как объявлять сигналы в этой части не допускается. Внутренние переменные имеют область видимости только внутри процесса, в котором они объявлены. Предложения внутри процесса называются последовательными предложениями. Предложение выполняется только тогда, когда процесс выполнения достигает этого предложения. В языке VHDL существует два варианта оператора-процесса
1. process(X, Y,Z)
…………….
end process;
2. process
………….
end process;
1-ый вариант — это процесс, который активизируется, когда меняет свое значение некоторый сигнал в его списке чувствительности (сигналы X, Y, Z). Список чувствительности – один или несколько сигналов, разделённых запятыми. 2-ой вариант не имеет списка сигналов запуска и предполагает, что процесс всегда активен. 1-ый вариант фактически эквивалентен следующему:
process
…………….
WAIT on X, Y,Z
end process;
После начала моделирования процесс выполняется только один раз, а затем переходит в состояние ожидания (в конце выполнения), пока не изменятся сигналы, которые его перезапустят.
Оператор процесса называется пассивным процессом, если ни сам процесс, ни любая процедура не содержат оператор назначения сигнала.
Виды задержек и их описание на языке VHDL.
Язык VHDL включает различные модели задержек.
Инерционная задержка
Цифровые схемы обладают определенной инерционностью. Для формирования сигнала на выходном контакте, в ответ на изменение входного сигнала, требуется некоторое количество энергии и определенное время. Чтобы на выходе сформировался устойчивый сигнал, входной сигнал должен продержаться в новом состоянии не менее некоторого промежутка времени. Если же входной сигнал не простоит в этом состоянии нужное время, то вызванные им изменения состояния схемы не успеют распространиться до рассматриваемого выхода.
Для представления этого вида задержек распространения сигналов в языке VHDL используется понятие инерционной задержки (inertial delay), в операторе присваивания — ключевое слово inertial.
До тех пор, пока входной сигнал изменяется не чаще, чем время, указанное в секции after, изменения выходного сигнала происходят в соответствии с изменениями входного, но с учетом указанной задержки. Если же изменения входного сигнала происходят чаще, чем время, указанное в секции after, они игнорируются.
Когда минимальная длительность входного сигнала, приводящая к изменению выходного сигнала, меньше заданной задержки, для ее указания используется секция reject.
Например, в операторе присваивания значения сигналу можно указать:
z <= reject 3 ns inertial (x xor у) after 7 ns;
Здесь минимальная длительность импульса на входах х и у установлена равной 3 ns, в то время как задержка формирования выходного сигнала z равна 7 ns. При длительности, меньшей 3 ns, импульс отфильтровывается, отбрасывается системой моделирования и не приводит к формированию нового значения выходного сигнала z.
Если в операторе присваивания значения сигналу присутствует секция inertial и несколько секций after, то секция inertial применяется только к первой секции after, а к остальным секциям after применяются правила работы с транспортными задержками.
Транспортная задержка
Часто в модели необходимо, чтобы изменения сигналов любой длительности не отбрасывались, а отрабатывались системой моделирования и влияли на формирование выходных сигналов.
В отличие от инерционных задержек, транспортные задержки не накладывают ограничений на минимальную длительность импульса, не отфильтровывают короткие входные импульсы, а пропускают в схему любые входные сигналы.
Дельта-задержка сигналов
Особая ситуация складывается в модели устройства на языке VHDL, если оператор присваивания нового значения сигналу устанавливает нулевую задержку. Если отсутствует секция after, то считается, что задержка изменения сигнала составляет 0 нс. В реальных устройствах такие ситуации невозможны.
Решение проблемы: система моделирования, закончив текущий цикл моделирования для момента t1 модельного времени, не сразу переходит к следующему моменту модельного времени t2 > t1 (например, t2 = t1 + 1). Она проверяет, имеются ли изменения сигналов, вновь запланированные на момент t1. Если выявлены новые изменения сигналов на тот же момент t1 модельного времени, то система моделирования выполняет новый цикл моделирования, отрабатывая эти изменения. И так далее, пока не будет определено, что по результатам текущего цикла моделирования не появилось новых сигналов, запланированных на момент t1, после чего система переходит к моделированию момента t2 модельного времени.
Дельта-задержке не приписывается никакого числового значения (используется только для упорядочивания последовательности событий в модели и отрабатывающих их циклов работы системы моделирования).
Дельта-задержка — задержка условная позволяющая отразить зависимость изменения сигналов при нулевых задержках и соответствующую им последовательность дельта-циклов — циклов внутренней работы системы моделирования.
cyberpedia.su
VHDL (англ. VHSIC (Very high speed integrated circuits) Hardware Description Language) — язык описания аппаратуры интегральных схем. Язык проектирования VHDL является базовым языком при разработке аппаратуры современных вычислительных систем.
Был разработан в 1983 г. по заказу Министерства обороны США с целью формального описания логических схем для всех этапов разработки электронных систем, начиная модулями микросхем и заканчивая крупными вычислительными системами.
Первоначально язык предназначался для моделирования, но позднее из него было выделено синтезируемое подмножество. Написание модели на синтезируемом подмножестве позволяет автоматический синтез схемы функционально эквивалентной исходной модели. Средствами языка VHDL возможно проектирование на различных уровнях абстракции (поведенческом или алгоритмическом, регистровых передач, структурном), в соответствии с техническим заданием и предпочтениями разработчика. Заложена возможность иерархического проектирования, максимально реализующая себя в экстремально больших проектах с участием большой группы разработчиков. Представляется возможным выделить следующие три составные части языка: алгоритмическую — основанную на языках Ada и Pascal и придающую языку VHDL свойства языков программирования; проблемно ориентированную — в сущности и обращающую VHDL в язык описания аппаратуры; и объектно-ориентированную, интенсивно развиваемую в последнее время.
Стандартами 1987, 1991, 1993, 1996, 1997, 1999, 2000, 2002 и 2008 гг. закреплены многие его усовершенствования, так например начиная со стандарта VHDL-2000, язык приобретает основы объектно-ориентированной парадигмы. Стандарт VHDL-93 является последним, полностью поддерживаемым средствами САПР стандартом[источник не указан 923 дня].
VHDL создан как средство описания цифровых систем, однако существует подмножество языка — VHDL AMS (Analog Mixed Signal), позволяющее описывать как чисто аналоговые, так и смешанные, цифро-аналоговые схемы.
На языке VHDL созданы описания открытых микропроцессоров ERC32 (SPARC V7) и LEON (SPARC V8). Исходный код доступен под лицензиями LGPL и GPL соответственно.
На основе языка VHDL’2008 разработана Open Source VHDL Verification Methodology (OS-VVM), которая позволяет реализовать функциональное покрытие и управляемую генерацию псевдослучайных тестов, что используется при верификации цифровых функциональных блоков. В рамках OS-VVM написано несколько VHDL пакетов, с открытыми исходными кодами, которые позволяют достаточно просто выполнять генерацию псевдослучайных тестов и интеллектуальное функциональное покрытие в своих проектах, используя функции описанные в предлагаемых пакетах CoveragePkg и RandomPkg. OS-VVM предоставляет аналогичные возможности, какие существуют в других языках верификации (SystemVerilog или править] Литература
veter.academic.ru
VHDL (англ. VHSIC (Very high speed integrated circuits) Hardware Description Language) — язык описания аппаратуры интегральных схем. Язык проектирования VHDL является базовым языком при разработке аппаратуры современных вычислительных систем.
Был разработан в 1983 г. по заказу Министерства обороны США с целью формального описания логических схем для всех этапов разработки электронных систем, начиная модулями микросхем и заканчивая крупными вычислительными системами.
Первоначально язык предназначался для моделирования, но позднее из него было выделено синтезируемое подмножество. Написание модели на синтезируемом подмножестве позволяет реализовать автоматический синтез схемы функционально эквивалентной исходной модели. Средствами языка VHDL возможно проектирование на различных уровнях абстракции (поведенческом или алгоритмическом, регистровых передач, структурном), в соответствии с техническим заданием и предпочтениями разработчика. Заложена возможность иерархического проектирования, максимально реализующая себя в экстремально больших проектах с участием большой группы разработчиков. Представляется возможным выделить следующие три составные части языка:
Стандартами 1987, 1991, 1993, 1996, 1997, 1999, 2000, 2002 и 2008 гг. закреплены многие его усовершенствования, так например начиная со стандарта VHDL-2000, язык приобретает основы объектно-ориентированной парадигмы. Стандарт VHDL-93 является последним, полностью поддерживаемым средствами САПР стандартом[источник не указан 3080 дней].
VHDL создан как средство описания цифровых систем, однако существует подмножество языка — VHDL AMS (Analog Mixed Signal), позволяющее описывать как чисто аналоговые, так и смешанные (гибридные) — цифро-аналоговые — схемы.
На языке VHDL созданы описания открытых микропроцессоров ERC32 (SPARC V7) и LEON (SPARC V8). Исходный код доступен под лицензиями LGPL и GPL соответственно.
На основе языка VHDL’2008 разработана Open Source VHDL Verification Methodology (OS-VVM), которая позволяет реализовать функциональное покрытие и управляемую генерацию псевдослучайных тестов, что используется при верификации цифровых функциональных блоков. В рамках OS-VVM написано несколько VHDL пакетов с открытыми исходными кодами, которые позволяют достаточно просто выполнять генерацию псевдослучайных тестов и интеллектуальное функциональное покрытие в своих проектах, используя функции описанные в предлагаемых пакетах CoveragePkg и RandomPkg. OS-VVM предоставляет аналогичные возможности, какие существуют в других языках верификации (SystemVerilog или e).
wiki.sc
VHDL (англ. VHSIC (Very high speed integrated circuits) Hardware Description Language) — язык описания аппаратуры интегральных схем. Язык проектирования VHDL является базовым языком при разработке аппаратуры современных вычислительных систем.
Был разработан в 1983 г. по заказу Министерства обороны США с целью формального описания логических схем для всех этапов разработки электронных систем, начиная модулями микросхем и заканчивая крупными вычислительными системами.
Первоначально язык предназначался для моделирования, но позднее из него было выделено синтезируемое подмножество. Написание модели на синтезируемом подмножестве позволяет автоматический синтез схемы функционально эквивалентной исходной модели. Средствами языка VHDL возможно проектирование на различных уровнях абстракции (поведенческом или алгоритмическом, регистровых передач, структурном), в соответствии с техническим заданием и предпочтениями разработчика. Заложена возможность иерархического проектирования, максимально реализующая себя в экстремально больших проектах с участием большой группы разработчиков. Представляется возможным выделить следующие три составные части языка: алгоритмическую — основанную на языках Ada и Pascal и придающую языку VHDL свойства языков программирования; проблемно ориентированную — в сущности и обращающую VHDL в язык описания аппаратуры; и объектно-ориентированную, интенсивно развиваемую в последнее время.
Стандартами 1987, 1991, 1993, 1996, 1997, 1999, 2000, 2002 и 2008 гг. закреплены многие его усовершенствования, так например начиная со стандарта VHDL-2000, язык приобретает основы объектно-ориентированной парадигмы. Стандарт VHDL-93 является последним, полностью поддерживаемым средствами САПР стандартом[источник не указан 923 дня].
VHDL создан как средство описания цифровых систем, однако существует подмножество языка — VHDL AMS (Analog Mixed Signal), позволяющее описывать как чисто аналоговые, так и смешанные, цифро-аналоговые схемы.
На языке VHDL созданы описания открытых микропроцессоров ERC32 (SPARC V7) и LEON (SPARC V8). Исходный код доступен под лицензиями LGPL и GPL соответственно.
На основе языка VHDL’2008 разработана Open Source VHDL Verification Methodology (OS-VVM), которая позволяет реализовать функциональное покрытие и управляемую генерацию псевдослучайных тестов, что используется при верификации цифровых функциональных блоков. В рамках OS-VVM написано несколько VHDL пакетов, с открытыми исходными кодами, которые позволяют достаточно просто выполнять генерацию псевдослучайных тестов и интеллектуальное функциональное покрытие в своих проектах, используя функции описанные в предлагаемых пакетах CoveragePkg и RandomPkg. OS-VVM предоставляет аналогичные возможности, какие существуют в других языках верификации (SystemVerilog или править] Литература
dal.academic.ru
VHDL (англ. VHSIC (Very high speed integrated circuits) Hardware Description Language) — язык описания аппаратуры интегральных схем. Язык проектирования VHDL является базовым языком при разработке аппаратуры современных вычислительных систем.
Был разработан в 1983 г. по заказу Министерства обороны США с целью формального описания логических схем для всех этапов разработки электронных систем, начиная модулями микросхем и заканчивая крупными вычислительными системами.
Первоначально язык предназначался для моделирования, но позднее из него было выделено синтезируемое подмножество. Написание модели на синтезируемом подмножестве позволяет автоматический синтез схемы функционально эквивалентной исходной модели. Средствами языка VHDL возможно проектирование на различных уровнях абстракции (поведенческом или алгоритмическом, регистровых передач, структурном), в соответствии с техническим заданием и предпочтениями разработчика. Заложена возможность иерархического проектирования, максимально реализующая себя в экстремально больших проектах с участием большой группы разработчиков. Представляется возможным выделить следующие три составные части языка: алгоритмическую — основанную на языках Ada и Pascal и придающую языку VHDL свойства языков программирования; проблемно ориентированную — в сущности и обращающую VHDL в язык описания аппаратуры; и объектно-ориентированную, интенсивно развиваемую в последнее время.
Стандартами 1987, 1991, 1993, 1996, 1997, 1999, 2000, 2002 и 2008 гг. закреплены многие его усовершенствования, так например начиная со стандарта VHDL-2000, язык приобретает основы объектно-ориентированной парадигмы. Стандарт VHDL-93 является последним, полностью поддерживаемым средствами САПР стандартом[источник не указан 923 дня].
VHDL создан как средство описания цифровых систем, однако существует подмножество языка — VHDL AMS (Analog Mixed Signal), позволяющее описывать как чисто аналоговые, так и смешанные, цифро-аналоговые схемы.
На языке VHDL созданы описания открытых микропроцессоров ERC32 (SPARC V7) и LEON (SPARC V8). Исходный код доступен под лицензиями LGPL и GPL соответственно.
На основе языка VHDL’2008 разработана Open Source VHDL Verification Methodology (OS-VVM), которая позволяет реализовать функциональное покрытие и управляемую генерацию псевдослучайных тестов, что используется при верификации цифровых функциональных блоков. В рамках OS-VVM написано несколько VHDL пакетов, с открытыми исходными кодами, которые позволяют достаточно просто выполнять генерацию псевдослучайных тестов и интеллектуальное функциональное покрытие в своих проектах, используя функции описанные в предлагаемых пакетах CoveragePkg и RandomPkg. OS-VVM предоставляет аналогичные возможности, какие существуют в других языках верификации (SystemVerilog или править] Литература
muller.academic.ru