Xilinx Vivado HLS Учебное пособие для начинающих: интеграция IP-ядра в дизайн Vivado | автор: Chathura Niroshan

Это вторая статья из серии учебников Xilinx Vivado HLS для начинающих.Здесь вы можете найти первую статью, в которой проектируется двумерное сверточное IP-ядро с использованием Vivado HLS. В этой статье будет обсуждаться интеграция сгенерированного IP-ядра в проект на основе Vivado ZYNQ. Я планирую написать следующую статью о разработке простого драйвера Linux для управления IP-ядром со стороны Linux (PS) ZYNQ.

Перед началом работы я хотел бы выделить несколько важных моментов. В этой статье, , я также расскажу о включении / обеспечении когерентности кеша на порту ZYNQ ACP.Мне пришлось обыскать множество мест, прежде чем я нашел правильный способ сделать это. Согласованность кэша является очень важной концепцией в системах с общей памятью, например, на плате ZYNQ ZC702 встроенная оперативная память DDR3 используется совместно системой обработки (PS) и программируемой логикой (PL) ZYNQ SoC. Есть много источников для изучения этой концепции, просто погуглите.

Приступим к делу.

Предварительные требования

1. Xilinx Vivado установлен, лицензирован и работает
2. Сгенерированные файлы ядра IP, следуя моей предыдущей статье.

Это все, что вам нужно для этого урока, я использую Vivado 2015.4, процедура должна быть такой же для любой более близкой версии.

Шаг 1: Создайте новый проект в Vivado

Откройте Vivado и создайте новый проект. Я выбрал свою плату как Xilinx ZC702. Для этого урока можно использовать любое устройство с ZYNQ SoC. Оставьте остальные настройки без изменений и завершите создание проекта.

Шаг 2: Добавьте ZYNQ PS в проект и настройте

После создания нового проекта выберите опцию «Create Block Design» в Диспетчере проектов в правой части экрана, как показано на следующем рисунке.Присвойте дизайну любое имя во всплывающем окне и нажмите ОК.

Нажмите кнопку ДОБАВИТЬ IP-адрес в панели инструментов блочного дизайна, введите «zynq processing system» и добавьте его в дизайн, дважды щелкнув по нему. Как только IP будет добавлен, появится запрос помощи Designer для «Run Block Automation». Щелкните по нему, выберите OK во всплывающем окне , он добавит предустановки платы в IP-адрес системы обработки ZYNQ. После запуска автоматизации блока IP будет выглядеть следующим образом.

Теперь нам нужно настроить интерфейсы для взаимодействия с нашим индивидуальным IP-адресом, созданным Vivado HLS в предыдущем руководстве. Прежде чем это сделать, давайте напомним несколько вещей о настраиваемом IP-адресе, который мы создали в предыдущем руководстве. Наш настраиваемый IP-адрес имеет следующие интерфейсы:

• Для ввода и вывода данных: Интерфейс AXI Master (AXI Full)
• Для настройки IP во время выполнения: Интерфейс AXI Lite (ведомый)

Эти интерфейсы необходимо сохранить Имеется в виду при настройке ZYNQ PS. Поскольку у нас есть полный главный порт AXI и подчиненный порт AXI Lite в нашем IP, нам нужны полные подчиненные устройства AXI и мастер AXI Lite в IP ZYNQ PS для подключения нашего IP.

Теперь приступим к настройке ZYNQ PS IP. Чтобы настроить, дважды щелкните по нему. Во всплывающем окне выберите Конфигурация PS-PL в Навигаторе страниц . Затем разверните ACP Slave AXI Interface и отметьте оба параметра под ним, как показано на следующем рисунке.

Теперь нам нужно сделать что-то особенное для Vivado 2015.4, что можно рассматривать как ошибку в этой версии. Перейдите в General -> Address Editor и отметьте Allow access to High OCM, как показано на рисунке. Эта опция была включена по умолчанию в предыдущей версии, которую я использовал. Если вы этого не сделаете, вы получите сообщение об ошибке, если попытаетесь подтвердить или уточнить.

Затем перейдите к разделу Прерывания в навигаторе страниц и включите прерывания, если вы хотите, чтобы они присутствовали в вашем проекте. На самом деле нам не нужны прерывания для созданного нами IP-адреса, вы можете отключить его, если хотите.Я упомянул это для полноты картины.

Вы также можете изменить тактовую частоту программируемой логики (PL), что означает тактовую частоту вашего настраиваемого IP-адреса. На следующем рисунке показано, где вы можете найти эту опцию. Я пока оставлю настройку часов по умолчанию.

Мы закончили настройку, нажмите OK. IP ZYNQ PS после настройки должен выглядеть следующим образом.

Шаг 3: Добавление нашего Custom IP к дизайну

Перейдите к настройкам IP в панели инструментов блочного дизайна, как показано на рисунке.

Во всплывающем окне IP Settings перейдите на вкладку Repository Manager и нажмите + sign . Затем укажите папку проекта Vivado HLS и выберите ОК. Если вы правильно экспортировали свой собственный IP-адрес в проект Vivado HLS, это будет выглядеть примерно так, как показано ниже.

Нажмите OK в этом окне и в окне Repository Manager. Затем снова нажмите «Добавить IP» и введите собственное IP-имя. В моем случае это «conv», затем добавьте его, дважды щелкнув по нему.

Шаг 4: Подключение IP-ядер

На этом этапе обычно вам не нужно ничего делать вручную, Designer Assistance выполнит все подключения за вас.Но иногда не удается выполнить все соединения. Щелкните Запустить автоматизацию подключений и отметьте Вся автоматизация во всплывающем окне. Вы можете проверить, что к чему подключается, выбрав каждый из портов по отдельности, подробности подключений можно увидеть в правой части окна. Нажмите OK, после того, как соединения будут выполнены, вы увидите что-то вроде рисунка ниже.

Итак, вы хотите изучить FPGA … — Новости

повсеместно используются в «традиционной» инженерии, но по-прежнему имеют лишь небольшую долю в культуре DIY.Вот пара проектов, которые это меняют.

Как и большинство инженеров, я впервые познакомился с FPGA (программируемыми вентильными матрицами) в колледже. К тому времени у меня уже был опыт программирования, логики и проектирования схем, но даже с этими предметами я обнаружил, что FPGA сильно сбивает меня с толку. В течение долгого времени после прохождения этого курса FPGA я был убежден, что мог бы разработать курс лучше, чем мой профессор, и винил в этом большую часть моей первоначальной путаницы.Я чувствовал это до тех пор, пока не попытался делать именно то, что делал мой профессор: обучать ПЛИС.

На первый взгляд кажется, что у кого-то с большим опытом работы с микроконтроллерами не возникнет проблем с миграцией в мир программируемой логики, но это просто не так. Даже у самых опытных программистов и разработчиков возникнут проблемы с пониманием концепции таких вещей, как «непроцедурное программирование». Простого представления о схеме, «написанной» на таком языке, как VHDL, а не построенной, достаточно, чтобы сбить с толку рядового мастера.

Перед тем, как продолжить чтение!

Этот пост был написан в 2013 году, и с тех пор разработка с использованием FPGA прошла долгий путь. Тем, кто хочет познакомиться с программируемой логикой на ПЛИС, мы рекомендуем попробовать Alchitry Au. Чтобы упростить начало работы, плата Alchitry Au имеет полную поддержку Lucid, встроенную библиотеку полезных компонентов для использования в вашем проекте, Руководство по началу работы и отладчик! Внизу этого поста представлены предложения продуктов SparkFun для FPGA.

Посмотреть продукты

Как инженер в SparkFun, моя работа состоит в том, чтобы предоставить «ярлыки», которые могут понадобиться любителю или студенту для достижения своих целей в электронной сфере. Некоторое время назад я попытался написать руководство, которое предоставило бы базовую информацию и инструменты, необходимые для того, чтобы кто-то начал использовать FPGA. После десяти страниц написания я понял, что обучение концепциям, необходимым для понимания и использования FPGA, является гораздо большей проблемой, чем я ожидал.Фактически, это настолько большая и сложная проблема, что спустя пару лет я так и не нашел полного способа познакомить непосвященных с миром FPGA.

К счастью, в мире DIY есть множество очень талантливых людей, работающих над той же проблемой. В частности, Джек Гассетт, создатель Papilio, и Джастин Раевски, создатель Mojo, проделали огромную работу, создав платы и материалы, чтобы облегчить переход в мир FPGA. У этих компаний есть много вспомогательной информации и руководств, которые делают их идеальным выбором, если у кого-то есть небольшой опыт работы с электроникой и вы хотите начать работать с ПЛИС.У Papilio есть учебные пособия на сайте Papilio, а у Mojo есть учебные пособия на сайте Embedded Micro.

Этот пост призван пролить свет на огромный пробел в сообществе разработчиков ПО с открытым исходным кодом. По сей день (2013 год, на момент публикации этой статьи) FPGA все еще очень и очень трудно изучать и преподавать. Есть люди, которые хотят изучать логику и ПЛИС, но не интересуются этим предметом, потому что входной барьер все еще очень высок. Сообщество открытого исходного кода обязано снизить этот барьер для входа, но пока он все еще достаточно высок, чтобы отпугнуть даже опытных энтузиастов электроники.

Так что же делать? Лично у меня нет хорошего ответа. Такие люди, как Джек Гассетт и Джастин Раевски, мужественно взялись за распространение ПЛИС в массы, но многое еще предстоит сделать. Пройдет еще какое-то время (или никогда), пока ПЛИС не станут такими же дружелюбными, как, скажем, Arduino, но с достаточным количеством талантливых гиков, решающих эту проблему, мы сможем, по крайней мере, сделать программируемую логику менее пугающей.

Так что, по вашему мнению, будет следующим шагом? Что упростит изучение и использование ПЛИС? Если вы уже являетесь разработчиком, что облегчило вам обучение?

Хотите познакомиться с FPGA?

Мы вас прикрыли!

Плата TinyFPGA BX

TinyFPGA BX — это небольшая плата FPGA со всеми компонентами и схемами, необходимыми для работы FPGA, при условии, что…

Плата TinyFPGA AX2

Плата TinyFPGA A2 представляет собой простую коммутационную плату для ПЛИС XO2-1200.Несмотря на небольшие размеры, AX2 — невероятно мощный b…

Программист TinyFPGA

Программатор TinyFPGA — это очень простой мост USB-JTAG, предназначенный для программирования потоков битов на платах TinyFPGA A1 и A2.

и nbsp

и nbsp

Лучшие платы FPGA для начинающих

Опубликовано вторник, окт.22 января 2019 г., 13:30

Присоединяйтесь к более чем 100 000 подписчиков AFP на Facebook

Приобрести подписку на AFP

Подпишитесь на подкасты AFP в iTunes и Spotify

Новости, пресс-релизы, письма в редакцию: [email protected]

По вопросам рекламы: [email protected]

Технология программируемой логики, такая как программируемые вентильные матрицы, также известные как ПЛИС, является обязательным набором инструментов для любого современного разработчика схем.Благодаря своим широким возможностям эти компоненты совместимы с широким спектром приложений.

идеально подходят для решения множества проблем, которые бросают вызов постоянно развивающемуся технологическому сектору. Основные преимущества FPGA включают экономию затрат, большую гибкость и повышенную производительность.

В этой статье мы собираемся обсудить больше о платах FPGA, включая то, как выбрать правильную плату для разработки, где найти подходящие платы и обзор лучших плат для разработки на рынке.

Когда вы смотрите на различные типы плат разработки FPGA, они выглядят одинаково. Они оснащены внешним оборудованием, которое можно легко настроить, внося изменения в плату для выполнения различных функций. Лучший способ узнать, какая плата FPGA вам подходит, — это получить опыт, работая с платами разработки, чтобы вы знали, как все работает.

Существует множество онлайн-платформ, на которых вы можете приобрести плату для разработки.Вы можете проверить сайты Altera или Xilinx, и вы найдете различные для продажи. Они объяснят, что вы можете с ними сделать.

Они могут быть как дешевыми, так и дорогими. Также при выборе учитывайте свою цель. Например, если вы никогда раньше не работали с платами Xilinx или Altera FPGA, вам следует поискать ту, которая ориентирована на новичков.

Если у вас есть небольшой опыт, вы можете выбрать более полные платы Xilinx или Altera FPGA, которые поставляются с руководствами по каждому разделу платы и способам их использования.

Вот лучшие FPGA, рекомендуемые для начинающих. Эти FPGA поставляются с книгами, учебными материалами и учебными пособиями, которые помогут вам начать работу.

Digilent Arty S & был выпущен в 2017 году. Несмотря на то, что это крошечное устройство, оно имеет множество полезных свойств. FPGA поставляется с четырьмя кнопками, четырьмя переключателями, четырьмя зелеными светодиодами, одной кнопкой сброса FPGA, одной кнопкой сброса платы и двумя светодиодами RGB. Кроме того, на плате разработки есть экран Arduino / chipKIT и разъемы Pmod для различных расширений.

Несмотря на то, что устройство поставляется с USB-портом для подачи питания для различных конструкций, плата позволяет подключать его через разъемы питания на 7 или 15 вольт, если вам нужно дополнительное напряжение. Вы также можете использовать внешний батарейный блок на разъемах Pmod платы. Ядро платы для разработки использует ПЛИС Xilinx.

Когда дело доходит до программного обеспечения, эта плата для разработки имеет лицензию Vivado WEBPACK с MicroBlaxaze, которая позволяет разработчикам создавать проекты процессоров с программным ядром, синтез высокого уровня и логический анализатор, который полезен при логической отладке.Синтез высокого уровня позволяет вам компилировать код C в HDL.

Parallela — это отдельная плата для разработки с 16-ядерными сопроцессорами Epiphany и двухъядерным процессором ARM и FPGA. Программируемая машина предназначена для параллельной обработки.

Среди его примечательных функций — HDMI, USB, последовательные периферийные интерфейсы, Ethernet, 1 ГБ DDR3 SDRAM, 24 порта GPIO и Xilinx Zynq 7Z010.

Большинство экспертов советуют студентам и новичкам использовать эту доску, потому что она доступна по цене и проста в использовании.Некоторые из функций платы разработки включают встроенный I2C, UART и порт VGA для последовательной связи, порт клавиатуры PS / 2, переключатели, восемь семисегментных светодиодов, двенадцать одиночных светодиодов и образец кода VHDL.

Доска для разработки имеет отличную документацию на английском языке и положительные отзывы разных студентов. Кроме того, это более доступный выбор для новичков по сравнению с другими платами для разработки того же калибра.

Единственным недостатком платы для разработки Spartan 6 является ее несовместимость с Xilinx ISE, которая позволяет пользователям загружать файлы программирования на плату для разработки.

Несмотря на то, что Xilinx ISE может сгенерировать файл программирования, для загрузки данных в плату разработки потребуется другой загрузчик файлов. К сожалению, загрузчик на этой плате разработки также несовместим с программированием FPGA через кабель USB или JTAG. Таким образом, они используют кабели параллельной загрузки, которые представляют собой старый порт LPT и JTAG. Таким образом, студентам придется искать компьютер с LPT-портом, чтобы загружать файлы в доску для разработки.

Ядро разработки Terasic DE10 Nano может похвастаться Intel FCyclone V SoC FPGA, который использует усовершенствованный двухъядерный Cortext-AP, объединенный с лучшей программируемой логикой, позволяющей создавать гибкие конструкции.Плата для разработки также поставляется со встроенным USB-Blaster 2, сетью Gigabit Ethernet, 1 ГБ SDRAM, АЦП с 12-разрядным разрешением и 2 * 40-контактных разъема расширения.

SoC питается от системы жесткого процессора на базе ARM, которая состоит из периферийных устройств, процессора и памяти, которые подключены к плате разработки через межсоединение с высокой пропускной способностью.

HPS также имеет разъем MicroSD для дополнительной памяти. Когда дело доходит до программного обеспечения, плата разработки может похвастаться образцами дизайна и документацией C-Code и Verilog, пакетом поддержки Linux Board, пакетом поддержки OpenCL и служебной программой System Builder.

Basys Artix 7 FPGA — это устройство начального уровня, специально созданное для Vivado Design Suite. Он включает в себя архитектуру Xilinx Artix-7. Эта модель является последней из серии плат FPGA Basys и идеально подходит для начинающих и студентов, которые только начинают изучать технологию FPGA.

Artix-7 поставляется с основными функциями, которые являются общими для всех базовых плат разработки FPGA, такими как широкий набор встроенных устройств ввода-вывода, готовое к использованию оборудование, необходимые схемы поддержки FPGA и бесчисленные инструменты разработки для новички и студенты.

Некоторые ключевые особенности этой платы разработки включают: скорость внутренней блокировки, превышающая 450 МГц, пять плиток управления тактовой частотой с петлей фазовой автоподстройки частоты, 1800 Кбит блочной ОЗУ, встроенный аналого-цифровой преобразователь, известный как XADC, последовательная флэш-память, 12-битный выход VGA, мост USB-UART, 16 пользовательских светодиодов , 16 пользовательских переключателей, клавиатуры, USB HID Host для мышей и карт памяти, а также порт USB-JTAG для связи и программирования FPGA.

Плата для разработки Cmod от Digilent — это компактное, но мощное устройство.Плата для разработки имеет 48-контактный корпус DIP с ПЛИС Xilinx Artix на ядре. Плата для разработки доступна в двух версиях: 35T и 15T. Эти две модели — отличные ученики и новички с ограниченным бюджетом.

Основное различие между 35T и 15T состоит в том, что первый имеет меньше триггеров, таблиц поиска и блочного ОЗУ. Кроме того, 15T меньше 35T. Его размеры 0,7 дюйма на 2,75 дюйма.

Плата для разработки включает мост USB-UART, схему программирования USB-JTAG, флэш-память Quad-SPI, хост-контроллер Pmod, базовые устройства ввода-вывода и SRAM.Кроме того, на платах FPGA есть две кнопки, два светодиода и один светодиод RGB.

Итак, вот и все, что вам нужно знать о FPGA. Если вы хотите начать разработку FPGA, вам не нужно иметь много денег, чтобы начать, выберите любую из вышеперечисленных плат для разработки, исходя из ваших предпочтений и бюджета, и приступайте к разработке как можно скорее.

Тем не менее, убедитесь, что вы хорошо изучили, прежде чем тратить деньги на FPGA, убедитесь, что вы покупаете плату у надежного поставщика — рынок также наводнен платами-клонами.

Введение в архитектуру Zynq — Блог — Компания

История системы на кристалле (SoC)

Мы предпочитаем маленькое электронное устройство или большее? Часто ответ будет «меньший». Однако до коммерциализации небольших радиоприемников многие люди были заинтересованы в больших радиоприемниках из соображений экстравагантности. Впоследствии, в начале появления компактных радиоприемников, те, кто предпочитал яркость больших радиоприемников, отказались от использования компактных радиоприемников.Медленно, но верно огромные преимущества владения более компактным радиоприемником привели к распространению устройств меньшего размера. В наши дни развитие технологии позволяет передовым компаниям инкапсулировать различные части системы во все более мелкие устройства, вплоть до одного чипа, что добавило концепции System-on-Chip (SoC) в мир электроники. В качестве примера SoC я объясню полностью программируемую SoC Zynq-7000. Он состоит из двух жестких процессоров, программируемой логики (PL), блоков АЦП и многих других функций в одном кремниевом кристалле.

До изобретения Zynq процессоры были связаны с программируемой вентильной матрицей (FPGA), что усложняло обмен данными между программируемой логикой (PL) и системой обработки (PS). Архитектура Zynq, являющаяся последним поколением полностью программируемых семейств Xilix System-on-Chip (SoC), сочетает в себе двухъядерный ARM Cortex-A9 с традиционным (FPGA). Интерфейс между различными элементами в архитектуре Zynq основан на стандарте Advanced eXtensible Interface (AXI), который обеспечивает соединения с высокой пропускной способностью и низкой задержкой.

До внедрения процессора ARM в устройство Zynq пользователи использовали процессор с программным ядром, такой как Microblaze от Xilinx. Основным преимуществом использования Microblaze была и остается гибкость экземпляров процессора в проекте. С другой стороны, включение жесткого процессора в Zynq обеспечивает значительное улучшение производительности. Кроме того, за счет упрощения системы до одного чипа общая стоимость и физический размер устройства снижаются.

Рисунок 1: Общий вид Zynq

Zynq Design Flow

Процесс проектирования архитектуры Zynq имеет несколько общих шагов с обычной FPGA.Первый этап — определение спецификаций и требований к системе. Затем, на этапе проектирования системы, различные задачи (функции) назначаются для реализации в PL или PS, что называется разделением задач. Этот этап важен, потому что производительность всей системы будет зависеть от задач / функций, назначаемых для реализации в наиболее подходящей технологии: аппаратном или программном обеспечении.

Затем должны быть выполнены разработка и тестирование аппаратного и программного обеспечения.Что касается PL, задача состоит в том, чтобы определить необходимые функциональные блоки для достижения проектных характеристик, а также собрать их как IP и установить между ними соответствующие соединения. Точно так же деятельность программного обеспечения заключается в разработке кода для работы на PS. Следовательно, для завершения проектирования требуются системная интеграция и тестирование. На рис. 2 показан процесс проектирования Zynq SoC.

Рисунок 2: Этапы проектирования Zynq

Внутри Zynq

В этом разделе объясняются части PS и PL Zynq.

Блок обработки приложений (APU)

APU содержит два процессорных блока ARM Cortex-A9, каждый из которых обычно включает в себя блок NEON, блок с плавающей запятой (FPU), блок управления памятью (MMU) и кэш L1. Кроме того, APU также состоит из Snoop Control и кэшей L2. На рис. 3 показана структура ВСУ.

• NEON: это устройство обеспечивает функцию SIMD (Single Instruction Multiple Data), которая обеспечивает значительное ускорение DSP и мультимедийных алгоритмов для основного процессора ARM.
• FPU: Этот модуль обеспечивает ускорение операций с плавающей запятой.
• Кэш-память уровня 1: каждый процессор имеет свои собственные кеши инструкций и данных для хранения инструкций и данных.
• MMU: отвечает за преобразование адресов виртуальной памяти в адреса физической памяти.
• Блок управления Snoop (SCU): задача взаимодействия между процессорами, кэшами L1 и L2 является одной из основных задач SCU.
• Кэш L2: он совместно используется двумя процессорами, что позволяет им получать доступ к последнему обновлению переменной.

Рисунок 3: Структура блока обработки приложений

Программируемая логическая структура

Как и другие FPGA, программируемая логическая часть Zynq SoC состоит из конфигурируемых логических блоков (CLB), которые содержат два слайса. Каждый срез содержит четыре справочные таблицы (LUT), восемь триггеров (FF) и соответствующую матрицу переключения. Кроме того, есть также блочные RAM и DSP-слайсы. Инжир.4 показана структура ЛП.

• Slice: Каждый слайс состоит из ресурсов для реализации комбинаторных и последовательных схем.
• Справочная таблица (LUT): для реализации логической функции до шести входов, RAM, ROM или регистров сдвига используются LUT.
• Триггер (FF): этот последовательный элемент используется для реализации 1-битного регистра с функцией сброса.
• Матрица коммутации: обеспечивает соединения между различными частями внутри и между CLB, а также между другими частями PL.

Рисунок 4: Структура PL

Вышеупомянутое может показаться трудным, если вы новичок в Zynq. Но не волнуйтесь, чтобы упростить процесс обучения, Aldec TySOM EDK предоставляет различные учебные пособия как для начинающих, так и для более продвинутых пользователей Zynq. EDK включает в себя различные справочные материалы, которые помогут вам познакомиться с созданием проектов аппаратного и программного обеспечения как для автономных приложений, так и для приложений на базе Linux. Кроме того, есть несколько расширенных руководств для веб-серверов, шлюзов IoT с облаком Amazon, ADAS и т. Д.Существует также эталонный дизайн, который научит вас разрабатывать проект аппаратного и программного обеспечения от базового до продвинутого. Таким образом, независимо от того, насколько вы знакомы с устройствами Zynq, всегда есть чему поучиться. Ознакомьтесь со списком руководств по TySOM здесь.

Мои любимые уроки, перечисленные здесь:

Создание программно-аппаратного проекта для мигания светодиодами TySOM -1-7Z030

Сборка и настройка ОС Linux с использованием проекта Yocto — TySOM-1-7Z030

— TySOM-1-7Z030

TySOM IoT Gateway с учебником Amazon Cloud — TySOM-1-7Z030

TySOM-1-7Z030 Эталонная конструкция, часть 1 и часть 2

TySOM EDK имеет все инструменты и оборудование, необходимые для начала разработки.От расширенного симулятора RTL Riviera-Pro до пакета проектирования Vivado и SDSoC для синтеза и ускорения проектирования. Встроенные платы разработки TySOM поставляются со всей периферией, необходимой для ваших проектов. Aldec также предоставляет различные типы дочерних плат FMC HPC для таких приложений, как сети, ADAS, IoT, последовательное соединение и т. Д. Итак, я действительно рекомендую вам проверить платы Aldec TySOM, TySOM EDK и дочерние платы для получения дополнительной информации.

Что такое FPGA и почему это важно?

Со стандартным чипом, таким как модуль Intel Curie на плате Arduino или процессор в вашем ноутбуке, чип полностью запечен.Его нельзя запрограммировать; вы получаете то, что получаете. С помощью этих микросхем пользователь может писать программное обеспечение, которое загружается на микросхему и выполняет функции. Позже это программное обеспечение можно заменить или удалить, но аппаратный чип не изменится.

С ПЛИС чипа нет. Пользователь программирует аппаратную схему или схемы. Программирование может быть одним простым логическим вентилем (функция И или ИЛИ) или может включать в себя одну или несколько сложных функций, включая функции, которые вместе действуют как универсальный многоядерный процессор.

Вы можете использовать FPGA, когда вам нужно оптимизировать микросхему для конкретной рабочей нагрузки или когда вам, вероятно, потребуется внести изменения на уровне микросхемы позже. ПЛИС используются в широком диапазоне областей — от оборудования для видео и обработки изображений до схем для компьютерных, автомобильных, аэрокосмических и военных приложений, в дополнение к электронике для специализированной обработки и многого другого. ПЛИС особенно полезны для создания прототипов специализированных интегральных схем (ASIC) или процессоров. ПЛИС можно перепрограммировать до тех пор, пока проект ASIC или процессора не станет окончательным и не будет содержать ошибок, и пока не начнется фактическое производство окончательной ASIC.Сама Intel использует FPGA для создания прототипов новых микросхем.

Фактически, Intel недавно приобрела компанию под названием eASIC, чтобы ускорить процесс проектирования и создания прототипов. eASIC производит нечто, называемое «структурированной ASIC», которая опирается на модель, которая находится между ASIC и FPGA. Как объясняется в этой статье AnandTech, со структурированным ASIC:

«Инженеры могут создать проект с использованием FPGA, а затем вместо того, чтобы тратить время на оптимизацию компоновки схемы, они запекают фиксированную компоновку в единую конструкционную маску для производства.Будучи фиксированной конструкцией, такой как ASIC, она работает быстрее, чем переменная конструкция, но без преимуществ, связанных с площадью кристалла, как у ASIC-подобной экономии энергии. Однако он был разработан во время FPGA, а не во времени ASIC (сэкономлено до шести месяцев), и экономит электроэнергию благодаря своей фиксированной конструкции ».

Так что же представляет собой реальный пример использования ПЛИС? В электронной книге FPGAs for Dummies соавторы Эндрю Мур и Рон Уилсон приводят простой пример FPGA камеры заднего вида для автомобиля. В этом примере камере может потребоваться 250 миллисекунд, чтобы захватить и показать изображение водителю.Если правила изменятся и потребуют, чтобы временной интервал составлял всего 100 миллисекунд, автомобиль может потребовать дорогостоящих и практически невозможных переделок, если бы камера полагалась на решение на основе микропроцессора. Однако с помощью FPGA новые правила могут быть выполнены и реализованы без нового оборудования или новых процессоров. Серийные автомобили, непроданные автомобили и уже проданные автомобили можно обновить с помощью простого перепрограммирования ПЛИС.

также полезны для предприятий, поскольку они могут быть динамически перепрограммированы с использованием пути к данным, который точно соответствует конкретной рабочей нагрузке, такой как анализ данных, вывод изображений, шифрование или сжатие.Оптимизированные ПЛИС также более энергоэффективны, чем выполнение аналогичных рабочих нагрузок на ЦП. Такое сочетание универсальности, эффективности и производительности делает пакет привлекательным для современных предприятий, которым требуется обрабатывать больше данных при более низкой совокупной стоимости владения (TCO).

Сегодня FPGA приобретают все большее значение в другой области: глубокие нейронные сети (DNN), которые используются для искусственного интеллекта (AI). Запуск моделей вывода DNN требует значительных вычислительных мощностей. Графические процессоры (GPU) часто используются для ускорения обработки логических выводов, но в некоторых случаях высокопроизводительные FPGA могут фактически превосходить графические процессоры при анализе больших объемов данных для машинного обучения.(В этой статье описан один из примеров этого, в котором ПЛИС Intel Stratix 10 превзошла графический процессор при тестировании.)

Microsoft уже применяет универсальность Intel FPGA для ускорения ИИ. Microsoft Project Brainwave предоставляет клиентам доступ к ПЛИС Intel Stratix через облачные сервисы Microsoft Azure. Облачные серверы, оснащенные этими ПЛИС, были настроены специально для работы с моделями глубокого обучения. Служба Microsoft позволяет разработчикам использовать возможности микросхем FPGA без приобретения и настройки специального оборудования и программного обеспечения.Вместо этого разработчики могут работать с распространенными инструментами с открытым исходным кодом, такими как Microsoft Cognitive Toolkit или среда разработки TensorFlow AI.

Узнайте больше о ПЛИС и других технических темах

От анализа данных до шифрования и разработки микросхем до моделей логического вывода ИИ — FPGA предлагают уровень производительности и универсальности, который понравится широкому кругу пользователей. Если вы думаете, что у FPGA может быть дом в вашем бизнесе, посетите Intel Acceleration Hub, чтобы узнать больше. А чтобы быть в курсе последней информации о ПЛИС и других актуальных технических темах, подписывайтесь на нас в нашем блоге, LinkedIn и Twitter.

Совместное использование флэш-памяти SPI между микроконтроллером и ПЛИС серии Xilinx 7 с помощью «MultiBoot» | Андреас Швайцер

Многие конструкции оборудования содержат ПЛИС и отдельный микроконтроллер. В нашем случае с камерой, FPGA Xilinx Artix-7 отвечает за настройку и считывание датчика изображения и обработку изображения, в то время как микроконтроллер Cypress FX3 обеспечивает соединение USB3 и функциональность приложения.

В этом посте обсуждается вариант с одной общей микросхемой флэш-памяти для микропрограммного обеспечения микроконтроллера и данных конфигурации FPGA, где FPGA считывает поток битов в режиме «Master SPI».

Очевидным решением для хранения микропрограммного обеспечения микропроцессора и потока битов FPGA является использование двух отдельных микросхем флэш-памяти. Одна микросхема флэш-памяти подключена к шине SPI FX3, вторая — к FPGA. После включения питания FPGA использует режим «Master SPI» для чтения потока битов из флэш-памяти.

Приятной особенностью решения с двумя отдельными микросхемами флэш-памяти является быстрый запуск ПЛИС и микроконтроллера после включения питания.Однако у решения есть и несколько недостатков. Отдельная микросхема флэш-памяти требует дополнительных затрат и требует места на печатной плате. Кроме того, для обновления прошивки задействованы как микроконтроллер, так и FPGA.

В своей заметке по применению XAPP583 «Использование микропроцессора для настройки ПЛИС серии 7 через ведомый последовательный или ведомый режим SelectMap» Xilinx описывает альтернативный вариант, в котором только микроконтроллер подключен к микросхеме флэш-памяти.

Сначала микроконтроллер загружается с микросхемы флэш-памяти через его шину SPI.Во-вторых, микроконтроллер настраивает FPGA в режим «Slave Serial» или «Slave SelectMAP», считывая блоки данных битового потока и отправляя их в FPGA.

Этот альтернативный вариант позволяет сэкономить на стоимости второй микросхемы флэш-памяти и соответствующего места на плате, а также упрощает процесс обновления прошивки, поскольку только микроконтроллер должен записывать данные во флэш-микросхему. К сожалению, при таком подходе время запуска системы теперь намного меньше (в нашем случае около 5–10 секунд против ~ 1 секунды).Причина в том, что микроконтроллеру необходимо последовательно читать и отправлять блоки данных, а скорость передачи ограничена скоростью шины SPI микроконтроллера (33 МГц для FX3) и его способностью быстро переключать GPIO по битам для интерфейса конфигурации FPGA. .

В следующих разделах мы представляем третий вариант, который сочетает в себе быстрое время настройки варианта 1 с экономией затрат и простотой варианта 2.

Прежде чем мы сможем обсудить детали нашего варианта 3, давайте вернемся к серии Xilinx 7. Функция «MultiBoot», которой мы скоро будем злоупотреблять в собственных целях.

ПЛИС серии Xilinx 7 содержат интересную функцию под названием «MultiBoot». Подробности об этой функции можно найти в их узле приложений XAPP1247 «MultiBoot с ПЛИС 7-й серии и SPI». Вкратце, основная цель «MultiBoot» — предотвратить достижение ПЛИС состояния, при котором она больше не содержит рабочий проект из-за, например, прерывание во время обновления прошивки.

В сценарии «MultiBoot» микросхема флэш-памяти содержит две версии конструкции FPGA: «золотой образ» и «образ обновления».«Золотой образ», также называемый «резервным образом», — это дизайн, который никогда не перезаписывается в процессе обновления прошивки. Во время запуска ПЛИС считывает это «золотое изображение», которое дает указание ПЛИС вместо этого загрузить «образ обновления». «Образ обновления» — это образ, который обновляется во время обновления прошивки.

Если есть проблема с «обновлением образа», например поскольку он был поврежден во время неудачного процесса обновления прошивки, вместо этого FPGA загрузит «золотой образ», и у пользователя будет возможность исправить «образ обновления», повторно запустив процесс обновления прошивки.

Чтобы загрузить «обновленный образ», «золотой образ» содержит две специальные инструкции в потоке битов:

• 30020001 : записать адрес в WBSTAR
• 30008001 0000000F: записать IPROG в CMD

Первая инструкция загружает адрес в регистр адреса начала горячей загрузки WBSTAR, вторая инструкция запускает горячую перезагрузку путем внутренней генерации импульса PROGRAM, как если бы PROG_B был импульсным извне, но с той разницей, что пара регистров — особенно WBSTAR — сохранить свои ценности.

В нашей конструкции микроконтроллер и FPGA подключены к микросхеме флэш-памяти через SPI. Кроме того, микроконтроллер имеет доступ к интерфейсу настройки FPGA. Микросхема флэш-памяти содержит микропрограмму микроконтроллера по адресу ноль и поток битов FPGA с заданным смещением.

Запуск системы состоит из 3 отдельных этапов:

• Сначала микроконтроллер загружается, считывая микропрограммное обеспечение с нулевого адреса флеш-памяти.Конфигурация FPGA задерживается на время загрузки микроконтроллера.
• Во-вторых, микропрограммное обеспечение микроконтроллера обеспечивает «подчиненный последовательный» доступ к ПЛИС через выделенные линии состояния конфигурации и управления, а также подавляя сигналы порта SPI. Он отправляет FPGA (через «Slave Serial») запрос горячей загрузки с флэш-адресом потока битов FPGA в регистре WBSTAR.
• В-третьих, и наконец, FPGA использует режим «Master SPI» для загрузки своего битового потока с адреса WBSTAR.

При таком подходе микроконтроллер может управлять всем процессом обновления прошивки.Конфигурация ПЛИС выполняется очень быстро, поскольку ПЛИС может напрямую считывать данные из флэш-памяти.

Давайте сначала посмотрим на упрощенную схему, чтобы обсудить реализацию.

Четыре сигнала SPI распределяются между микроконтроллером, FPGA и микросхемой флэш-памяти. В микроконтроллере они подключены к стандартной шине SPI, с которой микроконтроллер может загружаться. В ПЛИС они подключены, так что ПЛИС может выполнять загрузку «Master SPI» с флеш-чипа.

Помимо порта SPI, 4 сигнала GPIO от микроконтроллера подключаются к линиям состояния конфигурации и управления ПЛИС. В частности, это PROG_B для запуска холодной перезагрузки, INIT_B для задержки конфигурации и отслеживания запуска конфигурации и DONE, которые FPGA использует для сигнализации об успешном завершении процесса конфигурации. Подключение к контактам MODE M1 и M2 позволяет переключаться между режимами конфигурации «Slave Serial» и «Master SPI».

Есть несколько моментов, которые необходимо решить или проверить, чтобы этот подход работал.

• FPGA не должна вмешиваться в последовательность загрузки микроконтроллера.
• Микроконтроллер должен иметь возможность перенастроить шину SPI, чтобы он мог использовать ее для отправки последовательности горячей загрузки на втором этапе.
• Режим конфигурации должен быть переключен с «Slave Serial» на «Master SPI» между шагами 2 и 3.
• Микроконтроллер не должен мешать FPGA, загружающему свой битовый поток на шаге 3.
• Следует избегать проблем с целостностью сигнала .

Давайте пошагово рассмотрим три этапа настройки и то, что необходимо учитывать на каждом этапе в соответствии со списком пунктов выше.

Загрузка микроконтроллера

Этот шаг довольно прост. ПЛИС вообще не задействована, и микроконтроллер загружается с нулевого адреса флэш-памяти SPI.

. Чтобы убедиться, что ПЛИС не мешает на этом этапе, его конфигурация задерживается путем заземления INIT_B (см. Запись ответа Xilinx 43174).

Примечание 1: на самом деле мы используем транзистор NPN, который по умолчанию подтягивает INIT_B к земле и может быть открыт через GPIO на микроконтроллере, поскольку мы не можем использовать GPIO во время загрузки микроконтроллера.

Дополнительное примечание 2: Чтобы обеспечить возможность восстановления в случае неудачного обновления прошивки, вы, вероятно, захотите реализовать двухэтапный процесс загрузки с отдельными загрузчиками и образами прошивки для микроконтроллера.

Горячая загрузка ПЛИС через «Slave Serial»

После завершения загрузки микроконтроллера и запуска микропрограммы он отменяет шину SPI, так что MISO теперь является выходом GPIO, а MOSI — входом.

Он освобождает INIT_B и подает импульс PROG для инициации конфигурации. Через D3 он устанавливает контакты режима FPGA на M2: 0 = 111, что соответствует режиму «Slave Serial». FPGA выбирает выводы MODE на переднем фронте INIT_B (см., Например, запись ответа Xilinx 31977).

Затем микроконтроллер синхронизирует следующие 8 слов данных для запуска горячей загрузки по адресу битового потока FPGA:

• FFFFFFFF AA995566 20000000: фиктивное слово, синхронизирующее слово, NOP
• 30020001 : записать адрес битового потока в WBSTAR
• 30008001 0000000F: Запуск горячей загрузки
• 20000000: NOP

Перед запуском горячей загрузки микроконтроллер переключает контакты MODE на M2: 0 = 001, что является режимом «Master SPI».Вскоре после этого FPGA начинает последовательность горячей загрузки, которая может быть обнаружена как короткий импульс на землю на сигнале INIT_B.

Конфигурация FPGA «Master SPI»

Прошивка микроконтроллера фактически также извлекает INIT_B перед началом «горячей» загрузки, чтобы у него было достаточно времени, чтобы перенастроить свои GPIO. В частности, SCK и MISO заменяются на входы, чтобы они не мешали работе FPGA на следующем этапе.

После обновления конфигурации порта микроконтроллер освобождает INIT_B, чтобы FPGA могла запустить конфигурацию «Master SPI» с адреса в WBSTAR.

. После завершения настройки FPGA сигнализирует DONE микроконтроллеру, который затем может продолжить выполнение прикладной программы.

Дополнительное примечание 3: вы, вероятно, захотите реализовать тайм-аут для обработки случая, когда конфигурация FPGA не работает и DONE не получает сигнал по прошествии определенного времени, возможно, с помощью механизма повторной попытки и / или режима восстановления.

Целостность сигнала

Совместное использование сигналов шины SPI между ПЛИС, микроконтроллером и микросхемой флэш-памяти может привести к проблемам с целостностью сигнала.Особенно чувствителен сигнал CCLK от FPGA, поскольку он имеет очень высокую скорость фронта (см. Xilinx UG470 «Конфигурация FPGA 7-й серии», например, стр. 39). Использование коротких дорожек и оконечных резисторов (не показанных на схемах выше) поможет, а схему в идеале следует смоделировать и протестировать. При необходимости вы также можете выделить выводы GPIO микропроцессора для включения оконечной нагрузки или подавать сигналы на землю через последовательный оконечный резистор вместо того, чтобы настраивать их как входы.

В этом сообщении блога мы представили идею совместного использования микросхемы флэш-памяти между микроконтроллером и ПЛИС серии Xilinx 7, чтобы упростить процесс обновления прошивки при сохранении высокой скорости конфигурации ПЛИС. Мы проверили этот подход на прототипе, но для вашего собственного проекта вы должны убедиться, что на сигнальных линиях нет конфликтов и что целостность сигнала в порядке.