8-900-374-94-44
Скачать сборник технологий
Retrascope – инструмент функциональной верификации модулей цифровой аппаратуры. Retrascope предоставляет автоматизированные средства анализа кода, извлечения формальных моделей и генерации функциональных тестов. В качестве входных данных инструмент принимает описания модулей цифровой аппаратуры на синтезируемых подмножествах языков Verilog и VHDL, а также спецификации поведения.
Retrascope – открытый инструмент функциональной верификации модулей цифровой аппаратуры. Инструмент реализует ряд методов извлечения и анализа формальных моделей, а также генерации функциональных тестов.
Модульная архитектура Retrascope позволяет разрабатывать гибридные техники верификации HDL-описаний за счёт комбинирования различных средств анализа формальных моделей.
Retrascope доступен на сайте ИСП РАН: https://forge.ispras.ru/projects/retrascope.
Инструмент находится на стадии исследовательского прототипа, ведётся разработка.
ОС Windows или ОС на базе ядра GNU/Linux, Java 8.
Технологии программирования
Перейти к списку всех технологий
следующий → Verilog — это язык описания оборудования (HDL). Что такое Verilog?Verilog — это ЯЗЫК ОПИСАНИЯ АППАРАТНОГО ОБЕСПЕЧЕНИЯ (HDL), который используется для описания цифровой системы, такой как сетевой коммутатор, микропроцессор или память или триггер. Verilog был разработан, чтобы упростить процесс и сделать HDL более надежным и гибким. Сегодня Verilog является наиболее популярным HDL, используемым и применяемым в полупроводниковой промышленности. HDL был разработан для улучшения процесса проектирования, позволяя инженерам описывать желаемую функциональность аппаратного обеспечения и позволять средствам автоматизации преобразовывать это поведение в реальные аппаратные элементы, такие как комбинационные вентили и последовательная логика. Verilog похож на любой другой язык описания оборудования. Это позволяет дизайнерам разрабатывать проекты по методологии «снизу вверх» или «сверху вниз».
Уровни абстракции VerilogVerilog поддерживает дизайн на многих уровнях абстракции, например:
Поведенческий уровень Поведенческий уровень описывает систему параллельными поведенческими алгоритмами. Уровень регистрации-переносаПроекты, использующие уровень передачи регистров, определяют характеристики схемы, используя операции и передачу данных между регистрами. Современное определение RTL-кода: «Любой синтезируемый код называется RTL-кодом». Уровень воротХарактеристики системы описываются логическими связями и их временными характеристиками на логическом уровне. Все сигналы являются дискретными сигналами. Они могут иметь только определенные логические значения («0», «1», «X», «Z»). Используемые операции — предопределенные логические примитивы (базовые вентили). Моделирование на уровне шлюза может быть неподходящей идеей для логического проектирования. Код уровня шлюза генерируется с использованием таких инструментов, как инструменты синтеза, а его список соединений используется для моделирования уровня шлюза и бэкенда. История Verilog
Чем полезен Verilog?Verilog создает уровень абстракции, который помогает скрыть детали его реализации и технологии. Например, конструкция D-триггера потребует знания того, как должны быть расположены транзисторы для достижения FF, запускаемого положительным фронтом, и какое время нарастания, спада и CLK-Q требуется для фиксации значения на флопе. среди многих других технологических деталей. Рассеиваемая мощность, синхронизация и способность управлять цепями и другими флопами также потребуют более глубокого понимания физических характеристик транзистора. Verilog помогает нам сосредоточиться на поведении и оставить остальное на потом. ПредпосылкиПрежде чем изучать Verilog, вы должны иметь базовые знания языка проектирования СБИС.
АудиторияНаше руководство по Verilog предназначено для начинающих, инженеров-проектировщиков и инженеров по верификации, которые хотят научиться моделировать цифровые системы в Verilog HDL для автоматического синтеза. К концу этого руководства вы приобретете промежуточный уровень знаний в Verilog. ПроблемаУверяем вас, что у вас не возникнет проблем с Verilog Tutorial. Но если есть какая-то ошибка, пожалуйста, задайте вопрос в контактной форме. Next TopicLexical Tokens следующий → |
by Samprita Ari Теги Учебные пособия, VHDL, Категории СБИС СБИС
Последнее обновление: 29 июня 2022 г.
Эта статья является серией Verilog – HDL и содержит обсуждение VHDL. Цель этой серии — предоставить простые и практические примеры, понятные каждому. Это введение в Verilog — HDL, часть 1.
Содержание
Язык описания аппаратного обеспечения Verilog (Verilog HDL) — это язык, описывающий поведение электронных схем, чаще всего цифровых схем. Verilog HDL соответствует стандартам IEEE. Вы можете задействовать Verilog HDL для планирования и разработки тестовых элементов, чтобы проверить поведение аппаратного обеспечения. Инструменты синтеза, такие как Quartus® Prime Integrated Synthesis, инструменты моделирования, такие как Active-HDL/Riviera-PRO, и инструменты формальной проверки используют Verilog HDL в качестве формата ввода.
Verilog был изобретен Прабху Гоэлем, Филом Мурби, Чи-Лай Хуангом и Дугласом Вармке примерно в середине 1984 года. Первоначально Verilog планировалось просто отображать и разрешать моделирование, что означает, что компьютеризированная комбинация подмножеств языка с реально возможными проектами была создана после того, как язык получил широкое распространение.
Примерно в 1990 году компания Cadence Design System, основной частью которой в то время была система тестирования тонкопленочных процессов, решила приобрести Gateway Automation System. Наряду с другими продуктами Gateway, Cadence вскоре стала владельцем языка Verilog и продолжала 9 лет.0140, демонстрирующий Verilog как язык и тестовую систему. Каденс считала, что если предположить, что Verilog останется закрытым языком, то проблемы нормализации в конечном итоге заставят бизнес перейти на VHDL. Таким образом, Cadence координировала Open Verilog International (OVI) и в 1991 году предоставила ему документацию для языка описания оборудования Verilog. Это был случай, который «открыл» язык. Впоследствии Verilog был представлен в IEEE и стал стандартом IEEE 1364-1995, обычно именуемым Verilog-9.5.
Другой фреймворк Verilog был отправлен из IEEE, который предлагал обновления для фреймворка. называется IEEE 1364-2001, его также называют Verilog-2001.
Большая часть обновлений включала помощь для коэффициентов и отмеченных цепей, оптимизацию процесса отмеченной задачи, которая помогла в работе над общим исполнением. Кроме того, была команда на запуск объяснения, что еще больше развило взаимодействие в корне.
Verilog 2005 (Стандарт IEEE 1364-2005) содержит небольшие поправки, пояснения к спецификациям и несколько новых языковых особенностей.
Начиная с Verilog-2005, обновление, которое было сделано с новыми возможностями и функциями, помогающими в планировании проектирования и проверки: называется SystemVerilog. SystemVerilog-2009 сочетает в себе рекомендации Verilog и SystemVerilog, текущая версия известна как IEEE 1800-2017.
Это самый популярный язык для проектирования и проверки микросхем.
| VHDL | ВЕРИЛОГ |
| VHDL — это HDL, используемый в автоматизации проектирования для определения цифровых и смешанных систем | Verilog — это язык описания оборудования, используемый для моделирования электронных систем | .
Это язык, используемый для описания цифровой системы, такой как сетевой коммутатор, микропроцессор, память или триггер. Мы можем описать любое цифровое оборудование, используя HDL на любом уровне. Схемы, описанные в HDL, не зависят от технологии, их очень легко проектировать и отлаживать, и обычно они более полезны, чем схемы, особенно для больших схем.
д.