8-900-374-94-44
71 990 ₽
Сложность: легкий
Продолжительность: 3 дня
Формат участия: в классе/онлайн
Расписание: по согласованию
записаться на обучение
Описание курса
Данный курс является исчерпывающим введением в язык описания аппаратуры VHDL. Особое внимание уделяется написанию качественного синтезируемого кода и кода, необходимого для проведения моделирования. Рассматриваются структурный, RTL и поведенческий стили кодирования. Занятия нацелены как на работу с FPGA в целом, так и конкретно с устройствами фирмы Xilinx. Полученная информация позволит посредством синтеза по принципу “сверху вниз” проектировать цифровые системы любой сложности. Курс сочетает в себе содержательные теоретические лекции с практическими лабораторными занятиями, позволяющими закрепить ключевые понятия. Кроме того, вы познакомитесь с более совершенными методами написания кода, которые помогут повысить мастерство и подготовят к курсу «Дополнительный тренинг по VHDL».
Пройдя данный трехдневный курс, получите ценный практический опыт. Студенты с минимальными знаниями VHDL смогут создавать эффективные аппаратные проекты и выполнять высокоуровневое HDL моделирование.
Продолжительность
3 дня
Кому будет полезен курс?
Инженерам, которые хотят эффективно использовать VHDL для проектирования, моделирования и синтеза цифровых систем
Что нужно знать заранее?
Знание основ цифрового проектирования
Программное обеспечение
Vivado Design Suite
Аппаратные ресурсы
Отладочная плата Kintex-7 FPGA KC705
*Данный курс не фокусируется на какой-то определенной архитектуре
По завершении курса вы будете иметь все необходимые навыки для того чтобы:
– Писать синтезируемый код на VHDL
– Понимать различия между поведенческим и структурным стилем кодирования
– Отличать синтезируемый код от кода, предназначенного для моделирования
– Использовать скалярные и композитные типы данных для представления информации
– Использовать параллельные и последовательные структуры для регулирования информационного потока
– Реализовывать стандартные конструкции на VHDL (конечные автоматы (FSM), память (ОЗУ/ПЗУ))
– Выполнять моделирование VHDL проекта
– Писать тестовые модули (testbench) и определять конструкции языка, предназначенные только для моделирования
– Знать и использовать в своей практике наилучшие методы и стили кодирования
– Оптимизировать VHDL код для более полного и гибкого использования аппаратных ресурсов FPGA фирмы Xilinx
– Создавать и управлять проектами в среде проектирования Vivado Design Suite
Структура курса
День 1
– Обзор языка VHDL
– Демонстрация: Мультиплексор
– Лабораторная работа 1: Работа с инструментами
– Типы данных
– Параллельные операции
– Лабораторная работа 2: Использование параллельных структур
– Процессы и переменные
– Лабораторная 2: Использование параллельных структур
– Процессы и переменные
– Лабораторная работа 3: Создание простого процесса
День 2
– Введение в testbench
– Основы работы с Vivado симулятором
– Лабораторная работа 4: Моделирование простого проекта
– Создание памяти
– Лабораторная работа 5: Создание двухпортовой памяти
– Конечные автоматы — FSM
– Лабораторная работа 6: Создание конечного автомата Мура
– Использование аппаратных ресурсов FPGA фирмы Xilinx
– Лабораторная работа 7: Маршрут проектирования
День 3
– Циклы и операторы условия
– Лабораторная работа 8: Использование циклов
– Атрибуты
– Функции и процедуры
– Пакеты и библиотеки
– Лабораторная работа 9: Создание собственного пакета
– Работа со средствами моделирования
– Написание хорошего тестового модуля (testbench)
– Лабораторная работа 10: Создание оптимального тестового модуля (testbench)
Описание лабораторных работ
Лабораторные работы, выполняемые в данном курсе, дают необходимые базовые навыки по созданию синтезируемого RTL кода.
В лабораторных работах рассматриваются все аспекты маршрута проектирования. Студенты самостоятельно пишут код, синтезируют, реализуют и моделируют проект. Основная цель лабораторных работ – написание кода, оптимально использующего аппаратные ресурсы кристалла.
записаться на обучение
———
Закрыть
Курс посвящен изучению комбинационных и последовательностных устройств и реализации их в ПЛИС
В этой части курса рассмотрены вопросы построения и реализации в ПЛИС комбинационных и последовательностных устройств от простейших шифраторов и мультиплексоров до конечных автоматов, фильтров и генераторов сигналов.
Также изучаются вопросы арифметики в фиксированной и плавающей точках, моделирования работы цифровых устройств, состязаний сигналов и метастабильности. Включает лабораторный практикум. К особенностям курса относится значительное количество лабораторных работ и одновременное изучение теории, языка программирования VHDL и особенностей построения современных ПЛИС.
Курс включает в себя теоретические лекции и лабораторный практикум. На лекциях изучаются различные типы цифровых устройств, не затрагивая вопросы их реализации. В лабораторном практикуме выполняется реализация различных цифровых устройств на ПЛИС Xilinx Artix с использованием языка VHDL и IP ядер.
Базовые знания по информатике
Введение
Модуль 1. Комбинационные цифровые устройства
Сумматоры и умножителиМодуль 2. Последовательностные цифровые устройства<br> Тема 6. Триггеры<br> Тема 7. Регистры<br> Тема 8. Счетчики<br> Тема 9. Память<br> Тема 10. Конечные автоматы
Модуль 3. Арифметика в фиксированной и плавающей точке<br> Тема 11. Представление чисел в фиксированной точке<br> Тема 12. Представление чисел в плавающей точке<br> Тема 13. Математические операции<br>
Модуль 4. Дополнительные вопросы проектирования цифровых устройств<br> Тема 15. Временной анализ цифровых устройств<br> Тема 16. Метастабильность<br> Тема 17. Цепи сброса<br> Тема 18. Вопросы быстродействия, количества ресурсов и энергопотребления<br> ема 19. Плохой стиль проектирования ЦУ
Перечень лабораторных работ
Использование IP ядерВ результате освоения курса студент будет иметь теоретические знания по различным комбинационным и последовательностным устройствам и навыки их реализации в ПЛИС на языке VHDL с использованием среды разработки Vivado
11.03.01 Радиотехника
11.03.02 Инфокоммуникационные технологии и системы связи
11.
03.03 Конструирование и технология электронных средств
11.03.04 Электроника и наноэлектроника
ФГАОУ ВО «Санкт-Петербургский политехнический университет Петра Великого»
Кандидат технических наук
Position: доцент
Аспирант
Магистр
Position: инженер
По данному курсу возможно получение сертификата.
Стоимость прохождения процедур оценки результатов обучения с идентификацией личности — 2800 ₽.
1 November 2022 — 1 November 2030 г.
Защита информации
НИУ ВШЭ
1 November 2022 — 1 January 2030 г.
Основные направления развития охраны труда в современном мире
НИУ ВШЭ
12 February — 2 July 2023 г.
Аккумуляторы, топливные элементы и их роль в современном мире
УрФУ
К сожалению, мы не гарантируем корректную работу сайта в вашем браузере. Рекомендуем заменить его на один из предложенных.
Также советуем ознакомиться с полным списком рекомендаций.
Google Chrome
Mozilla Firefox
Apple Safari
VHDL — это язык описания оборудования, используемый для описания структуры и поведения цифровых электронных устройств, таких как FPGA и ASIC.
VHDL — это аббревиатура языка описания оборудования VHSIC (очень высокоскоростная интегральная схема).
Вы найдете бесплатные ресурсы VHDL в разделе «Ноу-хау» нашего веб-сайта.
Компания Doulos установила отраслевой стандарт обучения VHDL с момента проведения одного из первых в мире учебных занятий по VHDL в 1991. С тех пор более 2000 компаний по всему миру выбрали опыт Doulos в области проектирования FPGA и ASIC VHDL, чтобы подготовить своих инженеров к проектам, повысить их навыки проектирования и повысить производительность.
| Утвержденный партнер по обучению | Утвержденный поставщик услуг обучения |
….Учебные материалы Doulos , а не вот так! Примечания преподавателя сопровождают слайды, индекс делает их отличным справочником по проекту, а наше знаменитое Золотое справочное руководство VHDL состоит из 198 страниц, заполненных синтаксисом, подсказками, советами и практическими советами. Учебные материалы Doulos действительно востребованы сами по себе.
Вы обнаружите, что с нами очень легко работать — гибкие, профессиональные и с гарантией экспертного технического взаимодействия, которое вам необходимо, чтобы вы получили лучшее для своей команды и максимальную отдачу от вашего бюджета.Doulos Project Services — это мощный ресурс, предоставляющий вашей компании быстрый доступ к экспертным знаниям для непосредственного использования по вопросам проекта. Существует широкий спектр пакетов, которые помогут вам на всех этапах принятия методологических и языковых решений, интеграции и использования дизайна. Все наши пакеты могут быть обеспечены гибкостью, чтобы оказывать поддержку именно тогда, когда это необходимо, максимизируя соотношение выгоды и затрат.
Все еще не знаете, какой курс обучения вам нужен? Пожалуйста, позвольте нам помочь вам. Заполните форму запроса, чтобы получить квалифицированную помощь.
Форма запроса
Изучение разработки VHDL и FPGA — это курс, предназначенный для обучения студентов тому, как создавать и успешно моделировать свои собственные проекты VHDL. Эти проекты реализуются на плате разработки Xilinx BASYS 3 или BASYS 2 FPGA, чтобы студенты могли видеть проекты, работающие на реальном оборудовании.
Этот курс FPGA содержит более 80 лекций и 13 часов видео, которые научат студентов синтаксису и структуре VHDL. Студент сможет понять синтаксис и использование определенных ключевых слов VHDL, пройдя этот курс. В каждую лабораторную работу включены лекции, чтобы дать представление о цифровой логической схеме, которую студент будет реализовывать.
Этот курс содержит 7 лабораторных работ, разработанных таким образом, чтобы учащиеся научились разрабатывать код VHDL. Эти лаборатории включают в себя:
В этом проекте учащиеся реализуют полный сумматор на своей макетной плате. Эта лабораторная работа посвящена обучению студентов процессу проектирования и тому, как использовать инструменты разработки Xilinx для реализации своих проектов на макетной плате FPGA.
В этом проекте учащиеся будут моделировать и тестировать конструкцию сдвигового регистра. Эта лабораторная работа посвящена обучению студентов проектированию и тестированию базовых проектов VHDL.
Эта лабораторная работа будет основываться на предыдущей лабораторной работе, в которой сдвиговый регистр превращается в универсальный сдвиговый регистр.
В этой лабораторной работе учащиеся узнают, как связать FPGA с 7-сегментным дисплеем, обычным компонентом, используемым в электронике.
Эта лабораторная работа научит студентов создавать счетчик на языке VHDL, который очень часто используется в цифровых проектах.
В этой лабораторной работе учащиеся должны построить беззнаковый множитель на языке VHDL. Когда работа с умножением FPGA может быть сложной, эта лабораторная работа демонстрирует, как спроектировать и построить умножитель без использования встроенных умножителей.
В этой лабораторной работе учащиеся будут генерировать ШИМ-сигнал, который будет управлять сервоприводом RC. Сигнал ШИМ будет изменяться по мере того, как учащиеся нажимают разные кнопки на макетной плате FPGA.
Для каждой лабораторной работы учащимся будет предоставлен набор файлов VHDL, которые они должны модифицировать или изменить, чтобы проект правильно моделировался в ModelSim и чтобы они могли реализовать проект на своей плате FPGA. Эти лабораторные работы предназначены для того, чтобы помочь учащимся изучить VHDL путем самостоятельного написания кода.
По завершении этого курса учащиеся получат навыки понимания и чтения существующих проектов VHDL, а также навыки моделирования этих проектов. Этот курс также даст учащимся навыки для воплощения собственных идей в VHDL. Студенты поймут, как работает язык VHDL и как проекты FPGA реализуются в VHDL. Этот курс также познакомит студентов с инструментами, используемыми для проектирования, моделирования и настройки проектов FPGA.
Джордан Кристман окончил Дейтонский университет со степенью бакалавра в области электронных и вычислительных технологий. Он также окончил UD со степенью магистра электротехники. Он обладает глубокими знаниями в области разработки FPGA (программируемая пользователем вентильная матрица), цифровой электроники, проектирования печатных плат, а также проектирования и моделирования аппаратных систем на языке VHDL.