8-900-374-94-44
Описание курса
Данный курс является исчерпывающим введением в язык описания аппаратуры VHDL. Особое внимание уделяется написанию качественного синтезируемого кода и кода, необходимого для проведения моделирования. Рассматриваются структурный, RTL и поведенческий стили кодирования. Занятия нацелены как на работу с FPGA в целом, так и конкретно с устройствами фирмы Xilinx. Полученная информация позволит посредством синтеза по принципу “сверху вниз” проектировать цифровые системы любой сложности. Курс сочетает в себе содержательные теоретические лекции с практическими лабораторными занятиями, позволяющими закрепить ключевые понятия. Кроме того, вы познакомитесь с более совершенными методами написания кода, которые помогут повысить мастерство и подготовят к курсу «Дополнительный тренинг по VHDL».
Пройдя данный трехдневный курс, получите ценный практический опыт. Студенты с минимальными знаниями VHDL смогут создавать эффективные аппаратные проекты и выполнять высокоуровневое HDL моделирование.
Продолжительность
3 дня
Кому будет полезен курс?
Инженерам, которые хотят эффективно использовать VHDL для проектирования, моделирования и синтеза цифровых систем
Что нужно знать заранее?
Знание основ цифрового проектирования
Программное обеспечение
Vivado Design Suite
Аппаратные ресурсы
Отладочная плата Kintex-7 FPGA KC705
*Данный курс не фокусируется на какой-то определенной архитектуре
По завершении курса вы будете иметь все необходимые навыки для того чтобы:
Писать синтезируемый код на VHDL
Понимать различия между поведенческим и структурным стилем кодирования
Структура курса
День 1
Обзор языка VHDL
Демонстрация: Мультиплексор
Лабораторная работа 1: Работа с инструментами
Типы данных
Параллельные операции
Лабораторная работа 2: Использование параллельных структур
Процессы и переменные
Лабораторная 2: Использование параллельных структур
Процессы и переменные
Лабораторная работа 3: Создание простого процесса
День 2
Введение в testbench
Основы работы с Vivado симулятором
Лабораторная работа 4: Моделирование простого проекта
День 3
Циклы и операторы условия
Лабораторная работа 8: Использование циклов
Атрибуты
Функции и процедуры
Пакеты и библиотеки
Лабораторная работа 9: Создание собственного пакета
Работа со средствами моделирования
Написание хорошего тестового модуля (testbench)
Описание лабораторных работ
Лабораторные работы, выполняемые в данном курсе, дают необходимые базовые навыки по созданию синтезируемого RTL кода. В лабораторных работах рассматриваются все аспекты маршрута проектирования. Студенты самостоятельно пишут код, синтезируют, реализуют и моделируют проект. Основная цель лабораторных работ – написание кода, оптимально использующего аппаратные ресурсы кристалла.
ЗАПИСАТЬСЯ НА ОБУЧЕНИЕplis2.ru
| Актуальность | Идёт набор |
|---|---|
| Стоимость | По запросу |
| Продолжительность | 40 часов |
| Начало занятий | Идёт набор |
Курс «Язык проектирования аппаратуры VHDL» предусматривает изучение методологии и технологии проектирования средств вычислительной техники с использованием современных систем автоматизированного проектирования базе их текстового (языкового) описания, и прежде всего языка VHDL.
О курсе:
Освоение программы обеспечит повышение профессионального уровня работников высокотехнологичных производств в рамках имеющейся квалификации в разработке электронных устройств на базе программируемых логических интегральных схем, выраженное в качественном изменении профессиональных компетенций, необходимых для выполнения следующих видов деятельности:
Продолжительность:
Вы можете осваивать материал в индивидуальном темпе, однако, рекомендуемая продолжительность обучения составляет 6 недель с нагрузкой по 4 часа. После изучения теоретического курса слушатели должны выполнить 6 лабораторных работ.
Буренёва Ольга Игоревна
Доцент кафедры вычислительной техники
к.т.н., доцент
Тема 1. Основы языка VHDL
1.1. Введение
1.2. Базовые концепции описания устройств
1.3. Интерпретация поведения устройств в моделирующих системах
Тема 3. Параллельные операторы языка
3.1. Операторы описания поведения
3.2. Оператор process
3.3. Операторы описания структуры. Оператор вхождения компонента
3.4. Операторы описания структуры. Оператор генерации
Тема 4. Последовательные операторы языка
4.1. Условный оператор и оператор выбора
4.2. Операторы цикла
4.3. Оператор ожидания, выводы информации, пустой оператор
4.4. Подпрограммы
Тема 5. Описание типовых дискретных устройств
5.1. Комбинационные схемы
5.2. Последовательностные схемы
Тема 6. Описание конечных автоматов
6.1. Автоматы Мура
6.2. Автоматы Мили
6.3. Процессы при описании автоматов
Тема 7. Описание операционных устройств.
7.1. Проектирование операционного устройства
etu.ru
| Актуальность | Идёт набор |
|---|---|
| Стоимость | По запросу |
| Продолжительность | 72 часа |
| Группа | от 8 до 10 человек |
| Начало занятий | По мере формирования группы |
Цель программы – повышение профессионального уровня работников высокотехнологичных производств в рамках имеющейся квалификации в разработки электронных устройств на базе программируемых логических интегральных схем фирмы Xilinx.
Обращаем внимание, что ввиду специфики обучения по данному курсу сборные группы не обучаются. Слушатели курса должны быть работниками одной организации или одной отрасли.
Разработка электронных устройств производится с использованием систем автоматизированного проектирования (САПР), выраженное в качественном изменении профессиональных компетенций, необходимых для выполнения следующих видов деятельности:
Категория слушателей – работники высокотехнологичных производств в рамках имеющейся квалификации в разработке электронных устройств, имеющие высшее профессиональное образование.
Форма обучения – очная, с отрывом от работы.
| № п/п | Наименование разделов | Всего часов | В том числе | |
|---|---|---|---|---|
| Лекции | Практические и лабораторные занятия | |||
| 1 | Основы языка VHDL | 34 | 18 | 16 |
| 2 | Архитектура современных ПЛИС и SOP | 12 | 12 | 0 |
| 3 | Системы проектирования для ПЛИС | 26 | 12 | 14 |
| Итого: | 72 | 42 | 30 | |
| Итоговая аттестация | Выполнение проверочной работы | |||
| № п/п | Наименование разделов | Всего часов | В том числе | |
|---|---|---|---|---|
| Лекции | Практические и лабораторные занятия | |||
| 1 | Основы языка VHDL | 34 | 18 | 16 |
| 1.1 | Краткая характеристика языков проектирования аппаратуры. Принципы интерпретации поведения в моделирующих системах. | 2 | 0 | |
| 1.2 | Язык VHDL. Базовые концепции языка. Структурное представление проекта. Время, сигналы. Дельта-циклы. | 2 | 4 | |
| 1.3 | Язык VHDL. Структура программы. Типы данных, операции. | 2 | 2 | |
| 1.4 | Язык VHDL. Параллельные операторы. | 2 | 2 | |
| 1.5 | Язык VHDL. Последовательные операторы языка. | 2 | 2 | |
| 1.6 | Язык VHDL. Описание типовых дискретных устройств. Комбинационные схемы, регистры, счетчики. | 2 | 2 | |
| 1.7 | Язык VHDL. Описание типовых дискретных устройств (автоматы). Подпрограммы, пакеты. | 2 | 2 | |
| 1.8 | Язык VHDL. Способы построения операционных устройств: микропрограммные потоковые и конвейерные реализации. | 2 | 2 | |
| 1.9 | Краткая характеристика других языков. | 2 | ||
| 2 | Архитектура современных ПЛИС и SOP | 12 | 12 | 0 |
| 2.1 | Архитектура SPLD. Классификация и обзор рынка PLD(Xilinx, ALTERA, Actel, Atmel,..). | 2 | ||
| 2.2 | Архитектура FPGA фирмы Xilinx | 2 | ||
| 2.3 | Архитектура SOPC фирмы Xilinx | 2 | ||
| 2.4 | Свойства микросхем FPGA фирмы Xilinx (7000). | 2 | ||
| 2.5 | Архитектура аналоговых ПЛИС. Работа с PSOC. | 2 | ||
| 2.6 | Тенденции развития и применения архитектуры SOPC. | 2 | ||
| 3 | Системы проектирования для ПЛИС | 26 | 12 | 14 |
| 3.1 | Методология проектирования. Маршруты проектирования. | 2 | 2 | |
| 3.2 | Знакомство с новыми возможностями современных САПР (от ISE к Vivado). | 2 | 2 | |
| 3.3 | JTAC-интерфейс и граничное сканирование. | 2 | 2 | |
| 3.4 | Современные подходы к тестированию. | 2 | 2 | |
| 3.5 | Верификации в современных САПР. Внутрикристальная отладка. | 2 | 4 | |
| 3.6 | Средства структурной реализации распространенных задач ЦОС. | 2 | 2 | |
etu.ru
Описание курса
В данном курсе изучаются продвинутые методы написания кода, которые позволят повысить уровень владения языком описания аппаратуры VHDL, и разрабатывать более совершенные эффективные коды. Этот курс предназначен для разработчиков, имеющих опыт проектирования на VHDL.
Курс охватывает аспекты моделирования, создания тестовых модулей (testbench), RTL/синтезируемых проектов, методы разработки параметризируемых и неоднократно используемых проектов. Основная часть времени посвящена выполнению сложных практических работ.
Продолжительность
2 дня
Кому будет полезен курс?
Инженерам, проектирующим на VHDL и имеющим средний уровень знаний VHDL
Что нужно знать заранее?
Курс «Проектирование на VHDL» или аналогичные знания по написанию RTL кода и моделированию
Не менее 6 месяцев практики по написанию кода
Программное обеспечение
Vivado Design Suite
По завершении курса вы будете иметь все необходимые навыки для того чтобы:
Писать эффективный и переносимый RTL код, тестовые модули (testbench) и пакеты
Создавать тестовые модули (testbench), осуществляющие самоконтроль
Создавать реалистичные модели
Использовать возможности текстового ввода/вывода в языке VHDL
Динамически сохранять данные моделирования
Писать параметризируемый код для повторного использования проекта
Структура курса
День 1
Проверка знаний на текущий момент
Концепции моделирования
Типы данных
Подпрограммы и атрибуты проекта
Лабораторная работа 1: Гибкие функции
Указатели и блоки
Лабораторная работа 2: Связанные списки и указатели
Использование файлового ввода/вывода
Лабораторная работа 3: Методы текстового ввода/вывода
День 2
Хитрости VHDL
Лабораторная работа 4: Создание реального моделирования
Поддержка нескольких платформ
Лабораторная работа 5: Поддержка нескольких платформ
Числа с фиксированной и плавающей точкой
Лабораторная работа 6: Реализация чисел с фиксированной и плавающей точкой
Подведение итогов
Описание лабораторных работ
Лабораторная работа 1.
Гибкие функции — создание и использование встроенных атрибутов для создания функций и процедур, которые автоматически подстраиваются под размерность передаваемых им аргументов, а также неоднократно используемых модулей с произвольными портами.
Лабораторная работа 2.
Связанные списки и указатели — создание связанных списков с целью записи наборов данных неограниченной размерности. Также в этой лабораторной работе рассматривается неоднократно использующийся пакет-помощник по управлению отдельно связанными списками.
Лабораторная работа 3.
Методы текстового ввода/вывода — инициализация памяти данными из текстового файла посредством подпрограмм расширения для std_logic and std_logic_vector из пакета std_logic_TextIO.
Лабораторная работа 4.
Практическое моделирование — создание тактового сигнала с расширением спектра, с джиттером и другими реальными параметрами. Моделирование задержек на компонентах и проводниках печатной платы.
Лабораторная работа 5.
Поддержка нескольких платформ — эффективное использование конструкции конфигурации, условной компиляции и скриптов при создании настраиваемых VHDL модулей.
Лабораторная работа 6.
Реализация чисел с фиксированной и плавающей точкой — создание простого математического примера с числами с фиксированной точкой и сравнение его с моделями IEEE_PROPOSED с фиксированной и плавающей точкой.
plis2.ru