Verilog HDL (Hardware Description Language) — ΡΡΠΎ ΡΠ·ΡΠΊ ΡΠ΅ΠΊΡΡΠΎΠ²ΠΎΠ³ΠΎ ΠΎΠΏΠΈΡΠ°Π½ΠΈΡ Π°ΠΏΠΏΠ°ΡΠ°ΡΡΡΡ. ΠΠ½ ΠΈΡΠΏΠΎΠ»ΡΠ·ΡΠ΅ΡΡΡ Π΄Π»Ρ ΠΏΡΠΎΠ΅ΠΊΡΠΈΡΠΎΠ²Π°Π½ΠΈΡ, ΠΌΠΎΠ΄Π΅Π»ΠΈΡΠΎΠ²Π°Π½ΠΈΡ, Π²Π΅ΡΠΈΡΠΈΠΊΠ°ΡΠΈΠΈ ΡΠΈΡΡΠΎΠ²ΡΡ ΠΌΠΈΠΊΡΠΎΡΡ Π΅ΠΌ (ΡΠΌΠΎΡΡΠΈ ΠΠΈΠΊΠΈΠΏΠ΅Π΄ΠΈΡ), ΠΏΠ»Π°Ρ ΠΈ ΡΠΈΡΡΠ΅ΠΌ.
Π―Π·ΡΠΊ Verilog Π±ΡΠ» ΡΠ°Π·ΡΠ°Π±ΠΎΡΠ°Π½ Π² 1984-1985 Π³ΠΎΠ΄Ρ Π€ΠΈΠ»ΠΎΠΌ ΠΠΎΡΠ±ΠΈ (Phil Moorby) Π²ΠΎ Π²ΡΠ΅ΠΌΡ Π΅Π³ΠΎ ΡΠ°Π±ΠΎΡΡ Π² ΠΊΠΎΠΌΠΏΠ°Π½ΠΈΠΈ Gateway Design Automation. Π’ΠΎΠ³Π΄Π° ΠΆΠ΅ ΠΏΠΎΡΠ²ΠΈΠ»ΡΡ ΠΏΠ΅ΡΠ²ΡΠΉ ΠΠ΅ΡΠΈΠ»ΠΎΠ³ ΡΠΈΠΌΡΠ»ΡΡΠΎΡ: Verilog-XL. ΠΠΎΠ·ΠΆΠ΅ ΠΊΠΎΠΌΠΏΠ°Π½ΠΈΡ Gateway ΠΊΡΠΏΠΈΠ»Π° Cadence Design Systems ΠΈ Π² 1990-ΠΌ ΡΠ΄Π΅Π»Π°Π»Π° Verilog HDL ΠΏΡΠ±Π»ΠΈΡΠ½ΡΠΌ Π΄ΠΎΡΡΠΎΡΠ½ΠΈΠ΅ΠΌ. Π 1995-ΠΌ Π³ΠΎΠ΄Ρ Ρ Π·ΡΠΊ ΡΡΠ°Π» ΡΡΠ°Π½Π΄Π°ΡΡΠΎΠΌ IEEE-1364-1995,Β IEEE Standard Hardware Description Language Based on the Verilog(R) Hardware Description Language.
Π‘ΠΊΠ°ΡΠ°ΡΡ:
ΠΠΎΠ·Π΄Π½Π΅Π΅ ΠΏΠΎΡΠ²ΠΈΠ»Π°ΡΡ «ΡΠ°ΡΡΠΈΡΠ΅Π½Π½Π°Ρ» Π²Π΅ΡΡΠΈΡ ΡΠ·ΡΠΊΠ° — ΡΡΠΎ SystemVerilog, ΡΠ°Π·ΡΠ°Π±Π°ΡΡΠ²Π°Π΅ΠΌΡΠΉ Accellera (www.accellera.org). Π SystemVerilog ΡΠΏΠΎΡ ΡΠ΄Π΅Π»Π°Π½ Π½Π° Π²Π΅ΡΠΈΡΠΈΠΊΠ°ΡΠΈΡ ΠΏΡΠΎΠ΅ΠΊΡΠΎΠ², ΡΠ·ΡΠΊ ΡΠΎΠ΄Π΅ΡΠΆΠΈΡ ΡΠ»Π΅ΠΌΠ΅Π½ΡΡ ΠΎΠ±ΡΠ΅ΠΊΡΠ½ΠΎ-ΠΎΡΠΈΠ΅Π½ΡΠΈΡΠΎΠ²Π°Π½Π½ΠΎΠ³ΠΎ ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΠΈΡΠΎΠ²Π°Π½ΠΈΡ.
Π―Π·ΡΠΊ Verilog HDL — ΡΡΠΎ Π½Π΅ VHDL. VHDL — ΡΡΠΎ ΡΠΎΠ²ΡΠ΅ΠΌ Π΄ΡΡΠ³ΠΎΠΉ ΡΠ·ΡΠΊ, Ρ ΠΎΡΡ ΠΈ ΡΠ»ΡΠΆΠΈΡ ΡΠ΅ΠΌ ΠΆΠ΅ ΡΠ΅Π»ΡΠΌ — ΠΎΠΏΠΈΡΠ°Π½ΠΈΠ΅, ΠΌΠΎΠ΄Π΅Π»ΠΈΡΠΎΠ²Π°Π½ΠΈΠ΅, ΡΠΈΠ½ΡΠ΅Π· Π°ΠΏΠΏΠ°ΡΠ°ΡΡΡΡ.
ΠΠ° Π½Π°ΡΠ΅ΠΌ ΡΠ°ΠΉΡΠ΅ ΠΌΡ ΡΠ΄Π΅Π»ΡΠ΅ΠΌ Π΄ΠΎΠ²ΠΎΠ»ΡΠ½ΠΎ ΠΌΠ½ΠΎΠ³ΠΎ Π²Π½ΠΈΠΌΠ°Π½ΠΈΡ ΡΠ·ΡΠΊΡ Verilog HDL — ΠΎΠ½ Π΄ΠΎΠ²ΠΎΠ»ΡΠ½ΠΎ ΠΏΡΠΎΡΡ Π² ΠΎΡΠ²ΠΎΠ΅Π½ΠΈΠΈ, ΠΏΠΎΠ·Π²ΠΎΠ»ΡΠ΅Ρ Π΄ΠΎΠ²ΠΎΠ»ΡΠ½ΠΎ Π±ΡΡΡΡΠΎ ΠΏΠΎΠ½ΡΡΡ ΠΎΡΠ½ΠΎΠ²Π½ΡΠ΅ ΠΏΡΠΈΠ½ΡΠΈΠΏΡ ΡΠ°Π·ΡΠ°Π±ΠΎΡΠΊΠΈ ΡΠΈΡΡΠΎΠ²ΡΡ ΠΌΠΈΠΊΡΠΎΡΡ Π΅ΠΌ.
ΠΡΠΏΠΎΠ»ΡΠ·ΡΠΉΡΠ΅ ΡΠ΅ΠΊΡΡΠΎΠ²ΠΎΠ΅ ΠΎΠΏΠΈΡΠ°Π½ΠΈΠ΅ Π°ΠΏΠΏΠ°ΡΠ°ΡΡΡΡ! ΠΠ΅ ΠΈΡΠΏΠΎΠ»ΡΠ·ΡΠΉΡΠ΅ Π³ΡΠ°ΡΠΈΡΠ΅ΡΠΊΠΎΠ΅ ΠΈ ΡΡ Π΅ΠΌΠ½ΠΎΠ΅ ΠΎΠΏΠΈΡΠ°Π½ΠΈΠ΅! ΠΡΡΡ ΠΌΠ½ΠΎΠ³ΠΎ ΠΏΡΠΈΡΠΈΠ½, ΠΏΠΎΡΠ΅ΠΌΡ ΡΠ΅ΠΊΡΡΠΎΠ²ΠΎΠ΅ ΠΎΠΏΠΈΡΠ°Π½ΠΈΠ΅ ΠΈΠΌΠ΅Π΅Ρ ΠΏΡΠ΅ΠΈΠΌΡΡΠ΅ΡΡΠ²ΠΎ.Β
Π§ΡΠΎΠ±Ρ ΠΡ ΠΌΠΎΠ³Π»ΠΈ Π±ΡΡΡΡΠ΅Π΅ ΠΎΡΠ²ΠΎΠΈΡΡ ΡΠ·ΡΠΊ VerilogΒ ΠΌΡ ΠΏΠΎΠ΄Π³ΠΎΡΠΎΠ²ΠΈΠ»ΠΈ Π½Π΅ΡΠΊΠΎΠ»ΡΠΊΠΎ ΡΡΠΎΠΊΠΎΠ²:
ΠΡΠ΅, Π²ΡΠ΅ Π½Π°ΡΠ΅ ΠΊΡΠ°ΡΠΊΠΎΠ΅ ΠΎΠΏΠΈΡΠ°Π½ΠΈΠ΅ ΠΌΠΎΠΆΠ½ΠΎ Π²ΡΠΊΠ°ΡΠ°ΡΡ ΡΡΠ°Π·Ρ Π² Π²ΠΈΠ΄Π΅ ΠΎΠ΄Π½ΠΎΠ³ΠΎ PDF ΡΠ°ΠΉΠ»Π°:
ΠΡΠ΄Π΅Π»ΡΠ½Π°Ρ ΡΠ΅ΠΌΠ°, ΡΠ΅ΠΌ Π½Π΅ ΠΌΠ΅Π½Π΅Π΅ ΡΠ²ΡΠ·Π°Π½Π½Π°Ρ Ρ Verilog — ΡΡΠΎ ΡΠΈΠΌΡΠ»ΡΡΠΈΡ ΠΏΡΠΎΠ΅ΠΊΡΠΎΠ². ΠΡ ΡΠ΅ΠΊΠΎΠΌΠ΅Π½Π΄ΡΠ΅ΠΌ Π΄Π»Ρ ΡΡΠ½ΠΊΡΠΈΠΎΠ½Π°Π»ΡΠ½ΠΎΠΉ ΡΠΈΠΌΡΠ»ΡΡΠΈΠΈ ΠΏΡΠΎΠ΅ΠΊΡΠΎΠ² ΠΏΡΠΎΡΡΠΎΠ΅ ΠΈ ΡΡΡΠ΅ΠΊΡΠΈΠ²Π½ΠΎΠ΅ ΡΡΠ΅Π΄ΡΡΠ²ΠΎ Icarus Verilog + GtkWaveΒ — ΡΡΠΎ ΠΊΠΎΠΌΠΏΠΈΠ»ΡΡΠΎΡ, ΡΠΈΠΌΡΠ»ΡΡΠΎΡ ΠΈ ΡΡΠ΅Π΄ΡΡΠ²ΠΎ ΠΏΡΠΎΡΠΌΠΎΡΡΠ° Π²ΡΠ΅ΠΌΠ΅Π½Π½ΡΡ Π΄ΠΈΠ°Π³ΡΠ°ΠΌΠΌ.Β
ΠΡ ΡΠ°ΡΡΠΊΠ°Π·ΡΠ²Π°Π΅ΠΌ, ΠΊΠ°ΠΊ ΠΈΡΠΏΠΎΠ»ΡΠ·ΠΎΠ²Π°ΡΡ ΡΡΠΈ ΠΈΠ½ΡΡΡΡΠΌΠ΅Π½ΡΡ.
Π‘ΡΠ°ΡΡΡ Verilog System TasksΒ ΠΏΠΎΠΌΠΎΠΆΠ΅Ρ ΠΏΠΎΠ½ΡΡΡ, ΠΊΠ°ΠΊ Π»ΡΡΡΠ΅ ΠΈΡΠΏΠΎΠ»ΡΠ·ΠΎΠ²Π°ΡΡ Verilog ΡΠΈΠΌΡΠ»ΡΡΠΎΡ, ΠΊΠ°ΠΊ Π²ΡΠ²ΠΎΠ΄ΠΈΡΡ ΠΎΡΠ»Π°Π΄ΠΎΡΠ½ΡΠ΅ Π΄ΠΈΠ°Π³Π½ΠΎΡΡΠΈΡΠ΅ΡΠΊΠΈΠ΅ ΡΠΎΠΎΠ±ΡΠ΅Π½ΠΈΡ ΠΈ ΠΊΠ°ΠΊ ΡΠΈΡΠ°ΡΡ ΠΈ ΠΏΠΈΡΠ°ΡΡ Π² ΡΠ°ΠΉΠ». ΠΠ½ΡΠ΅ΡΡΠ΅ΠΉΡ Verilog VPI ΠΏΠΎΠ·Π²ΠΎΠ»ΡΠ΅Ρ ΡΠ²ΡΠ·Π°ΡΡ ΡΠΈΠΌΡΠ»ΡΡΠΎΡ Verilog ΠΈ ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΡ, Π½Π°ΠΏΠΈΡΠ°Π½Π½ΡΠ΅ Π½Π° Π΄ΡΡΠ³ΠΈΡ ΡΠ·ΡΠΊΠ°Ρ , Π½Π°ΠΏΡΠΈΠΌΠ΅Ρ, C/C++.
ΠΡΠΎΠ±Π΅Π½Π½ΠΎΡΡΠΈ ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΠΈΡΠΎΠ²Π°Π½ΠΈΡ Π½Π° ΡΠ·ΡΠΊΠ΅ Verilog ΠΈ Π²ΠΎΠ·ΠΌΠΎΠΆΠ½ΡΠ΅ ΡΠΈΠΏΠΈΡΠ½ΡΠ΅ ΠΎΡΠΈΠ±ΠΊΠΈ ΠΎΠΏΠΈΡΠ°Π½Ρ Π² ΡΡΠ°ΡΡΠ΅ Verilog Gothcas.
Π§ΡΠΎΠ±Ρ ΡΠΈΡΠ°ΡΠ΅Π»ΡΠΌ Π±ΡΠ»ΠΎ ΠΏΡΠΎΡΠ΅ ΠΏΠΎΠ½ΡΡΡ, ΠΊΠ°ΠΊ ΡΠ·ΡΠΊ ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΠΈΡΠΎΠ²Π°Π½ΠΈΡ Verilog ΠΌΠΎΠΆΠ΅Ρ ΠΎΠΏΠΈΡΡΠ²Π°ΡΡ ΡΠΈΡΡΠΎΠ²ΡΠ΅ ΡΡ Π΅ΠΌΡ ΠΌΡ Π³ΠΎΡΠΎΠ²ΠΈΠΌ ΡΡΠ΄ ΡΡΠ°ΡΠ΅ΠΉ, ΠΊΠΎΡΠΎΡΡΠ΅ ΠΏΠΎΠΊΠ°Π·ΡΠ²Π°ΡΡ ΡΠΎΠΎΡΠ²Π΅ΡΡΡΠ²ΠΈΠ΅ ΡΠ·ΡΠΊΠΎΠ²ΠΎΠΉ ΠΊΠΎΠ½ΡΡΡΡΠΊΡΠΈΠΈ ΠΈ ΡΠΎΠΎΡΠ²Π΅ΡΡΡΠ²ΡΡΡΠ΅Π³ΠΎ Π³ΡΠ°ΡΠΈΡΠ΅ΡΠΊΠΎΠ³ΠΎ ΠΏΡΠ΅Π΄ΡΡΠ°Π²Π»Π΅Π½ΠΈΡ ΡΡ Π΅ΠΌΡ.
ΠΡ Π½Π°Π·ΡΠ²Π°Π΅ΠΌ ΡΡΠΎΡ ΡΠ°Π·Π΄Π΅Π» ΡΠ°ΠΉΡΠ° «Verilog Π² ΠΊΠ°ΡΡΠΈΠ½ΠΊΠ°Ρ »:
marsohod.org
Verilog HDL (Hardware Description Language) — ΡΡΠΎ ΡΠ·ΡΠΊ ΡΠ΅ΠΊΡΡΠΎΠ²ΠΎΠ³ΠΎ ΠΎΠΏΠΈΡΠ°Π½ΠΈΡ Π°ΠΏΠΏΠ°ΡΠ°ΡΡΡΡ. ΠΠ½ ΠΈΡΠΏΠΎΠ»ΡΠ·ΡΠ΅ΡΡΡ Π΄Π»Ρ ΠΏΡΠΎΠ΅ΠΊΡΠΈΡΠΎΠ²Π°Π½ΠΈΡ, ΠΌΠΎΠ΄Π΅Π»ΠΈΡΠΎΠ²Π°Π½ΠΈΡ, Π²Π΅ΡΠΈΡΠΈΠΊΠ°ΡΠΈΠΈ ΡΠΈΡΡΠΎΠ²ΡΡ ΠΌΠΈΠΊΡΠΎΡΡ Π΅ΠΌ (ΡΠΌΠΎΡΡΠΈ ΠΠΈΠΊΠΈΠΏΠ΅Π΄ΠΈΡ), ΠΏΠ»Π°Ρ ΠΈ ΡΠΈΡΡΠ΅ΠΌ.
Π―Π·ΡΠΊ Verilog Π±ΡΠ» ΡΠ°Π·ΡΠ°Π±ΠΎΡΠ°Π½ Π² 1984-1985 Π³ΠΎΠ΄Ρ Π€ΠΈΠ»ΠΎΠΌ ΠΠΎΡΠ±ΠΈ (Phil Moorby) Π²ΠΎ Π²ΡΠ΅ΠΌΡ Π΅Π³ΠΎ ΡΠ°Π±ΠΎΡΡ Π² ΠΊΠΎΠΌΠΏΠ°Π½ΠΈΠΈ Gateway Design Automation. Π’ΠΎΠ³Π΄Π° ΠΆΠ΅ ΠΏΠΎΡΠ²ΠΈΠ»ΡΡ ΠΏΠ΅ΡΠ²ΡΠΉ ΠΠ΅ΡΠΈΠ»ΠΎΠ³ ΡΠΈΠΌΡΠ»ΡΡΠΎΡ: Verilog-XL. ΠΠΎΠ·ΠΆΠ΅ ΠΊΠΎΠΌΠΏΠ°Π½ΠΈΡ Gateway ΠΊΡΠΏΠΈΠ»Π° Cadence Design Systems ΠΈ Π² 1990-ΠΌ ΡΠ΄Π΅Π»Π°Π»Π° Verilog HDL ΠΏΡΠ±Π»ΠΈΡΠ½ΡΠΌ Π΄ΠΎΡΡΠΎΡΠ½ΠΈΠ΅ΠΌ. Π 1995-ΠΌ Π³ΠΎΠ΄Ρ Ρ Π·ΡΠΊ ΡΡΠ°Π» ΡΡΠ°Π½Π΄Π°ΡΡΠΎΠΌ IEEE-1364-1995,Β IEEE Standard Hardware Description Language Based on the Verilog(R) Hardware Description Language.
Π‘ΠΊΠ°ΡΠ°ΡΡ:
ΠΠΎΠ·Π΄Π½Π΅Π΅ ΠΏΠΎΡΠ²ΠΈΠ»Π°ΡΡ «ΡΠ°ΡΡΠΈΡΠ΅Π½Π½Π°Ρ» Π²Π΅ΡΡΠΈΡ ΡΠ·ΡΠΊΠ° — ΡΡΠΎ SystemVerilog, ΡΠ°Π·ΡΠ°Π±Π°ΡΡΠ²Π°Π΅ΠΌΡΠΉ Accellera (www.accellera.org). Π SystemVerilog ΡΠΏΠΎΡ ΡΠ΄Π΅Π»Π°Π½ Π½Π° Π²Π΅ΡΠΈΡΠΈΠΊΠ°ΡΠΈΡ ΠΏΡΠΎΠ΅ΠΊΡΠΎΠ², ΡΠ·ΡΠΊ ΡΠΎΠ΄Π΅ΡΠΆΠΈΡ ΡΠ»Π΅ΠΌΠ΅Π½ΡΡ ΠΎΠ±ΡΠ΅ΠΊΡΠ½ΠΎ-ΠΎΡΠΈΠ΅Π½ΡΠΈΡΠΎΠ²Π°Π½Π½ΠΎΠ³ΠΎ ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΠΈΡΠΎΠ²Π°Π½ΠΈΡ.
Π―Π·ΡΠΊ Verilog HDL — ΡΡΠΎ Π½Π΅ VHDL. VHDL — ΡΡΠΎ ΡΠΎΠ²ΡΠ΅ΠΌ Π΄ΡΡΠ³ΠΎΠΉ ΡΠ·ΡΠΊ, Ρ ΠΎΡΡ ΠΈ ΡΠ»ΡΠΆΠΈΡ ΡΠ΅ΠΌ ΠΆΠ΅ ΡΠ΅Π»ΡΠΌ — ΠΎΠΏΠΈΡΠ°Π½ΠΈΠ΅, ΠΌΠΎΠ΄Π΅Π»ΠΈΡΠΎΠ²Π°Π½ΠΈΠ΅, ΡΠΈΠ½ΡΠ΅Π· Π°ΠΏΠΏΠ°ΡΠ°ΡΡΡΡ.
ΠΠ° Π½Π°ΡΠ΅ΠΌ ΡΠ°ΠΉΡΠ΅ ΠΌΡ ΡΠ΄Π΅Π»ΡΠ΅ΠΌ Π΄ΠΎΠ²ΠΎΠ»ΡΠ½ΠΎ ΠΌΠ½ΠΎΠ³ΠΎ Π²Π½ΠΈΠΌΠ°Π½ΠΈΡ ΡΠ·ΡΠΊΡ Verilog HDL — ΠΎΠ½ Π΄ΠΎΠ²ΠΎΠ»ΡΠ½ΠΎ ΠΏΡΠΎΡΡ Π² ΠΎΡΠ²ΠΎΠ΅Π½ΠΈΠΈ, ΠΏΠΎΠ·Π²ΠΎΠ»ΡΠ΅Ρ Π΄ΠΎΠ²ΠΎΠ»ΡΠ½ΠΎ Π±ΡΡΡΡΠΎ ΠΏΠΎΠ½ΡΡΡ ΠΎΡΠ½ΠΎΠ²Π½ΡΠ΅ ΠΏΡΠΈΠ½ΡΠΈΠΏΡ ΡΠ°Π·ΡΠ°Π±ΠΎΡΠΊΠΈ ΡΠΈΡΡΠΎΠ²ΡΡ ΠΌΠΈΠΊΡΠΎΡΡ Π΅ΠΌ.
ΠΡΠΏΠΎΠ»ΡΠ·ΡΠΉΡΠ΅ ΡΠ΅ΠΊΡΡΠΎΠ²ΠΎΠ΅ ΠΎΠΏΠΈΡΠ°Π½ΠΈΠ΅ Π°ΠΏΠΏΠ°ΡΠ°ΡΡΡΡ! ΠΠ΅ ΠΈΡΠΏΠΎΠ»ΡΠ·ΡΠΉΡΠ΅ Π³ΡΠ°ΡΠΈΡΠ΅ΡΠΊΠΎΠ΅ ΠΈ ΡΡ Π΅ΠΌΠ½ΠΎΠ΅ ΠΎΠΏΠΈΡΠ°Π½ΠΈΠ΅! ΠΡΡΡ ΠΌΠ½ΠΎΠ³ΠΎ ΠΏΡΠΈΡΠΈΠ½, ΠΏΠΎΡΠ΅ΠΌΡ ΡΠ΅ΠΊΡΡΠΎΠ²ΠΎΠ΅ ΠΎΠΏΠΈΡΠ°Π½ΠΈΠ΅ ΠΈΠΌΠ΅Π΅Ρ ΠΏΡΠ΅ΠΈΠΌΡΡΠ΅ΡΡΠ²ΠΎ.Β
Π§ΡΠΎΠ±Ρ ΠΡ ΠΌΠΎΠ³Π»ΠΈ Π±ΡΡΡΡΠ΅Π΅ ΠΎΡΠ²ΠΎΠΈΡΡ ΡΠ·ΡΠΊ VerilogΒ ΠΌΡ ΠΏΠΎΠ΄Π³ΠΎΡΠΎΠ²ΠΈΠ»ΠΈ Π½Π΅ΡΠΊΠΎΠ»ΡΠΊΠΎ ΡΡΠΎΠΊΠΎΠ²:
ΠΡΠ΅, Π²ΡΠ΅ Π½Π°ΡΠ΅ ΠΊΡΠ°ΡΠΊΠΎΠ΅ ΠΎΠΏΠΈΡΠ°Π½ΠΈΠ΅ ΠΌΠΎΠΆΠ½ΠΎ Π²ΡΠΊΠ°ΡΠ°ΡΡ ΡΡΠ°Π·Ρ Π² Π²ΠΈΠ΄Π΅ ΠΎΠ΄Π½ΠΎΠ³ΠΎ PDF ΡΠ°ΠΉΠ»Π°:
ΠΡΠ΄Π΅Π»ΡΠ½Π°Ρ ΡΠ΅ΠΌΠ°, ΡΠ΅ΠΌ Π½Π΅ ΠΌΠ΅Π½Π΅Π΅ ΡΠ²ΡΠ·Π°Π½Π½Π°Ρ Ρ Verilog — ΡΡΠΎ ΡΠΈΠΌΡΠ»ΡΡΠΈΡ ΠΏΡΠΎΠ΅ΠΊΡΠΎΠ². ΠΡ ΡΠ΅ΠΊΠΎΠΌΠ΅Π½Π΄ΡΠ΅ΠΌ Π΄Π»Ρ ΡΡΠ½ΠΊΡΠΈΠΎΠ½Π°Π»ΡΠ½ΠΎΠΉ ΡΠΈΠΌΡΠ»ΡΡΠΈΠΈ ΠΏΡΠΎΠ΅ΠΊΡΠΎΠ² ΠΏΡΠΎΡΡΠΎΠ΅ ΠΈ ΡΡΡΠ΅ΠΊΡΠΈΠ²Π½ΠΎΠ΅ ΡΡΠ΅Π΄ΡΡΠ²ΠΎ Icarus Verilog + GtkWaveΒ — ΡΡΠΎ ΠΊΠΎΠΌΠΏΠΈΠ»ΡΡΠΎΡ, ΡΠΈΠΌΡΠ»ΡΡΠΎΡ ΠΈ ΡΡΠ΅Π΄ΡΡΠ²ΠΎ ΠΏΡΠΎΡΠΌΠΎΡΡΠ° Π²ΡΠ΅ΠΌΠ΅Π½Π½ΡΡ Π΄ΠΈΠ°Π³ΡΠ°ΠΌΠΌ.Β
ΠΡ ΡΠ°ΡΡΠΊΠ°Π·ΡΠ²Π°Π΅ΠΌ, ΠΊΠ°ΠΊ ΠΈΡΠΏΠΎΠ»ΡΠ·ΠΎΠ²Π°ΡΡ ΡΡΠΈ ΠΈΠ½ΡΡΡΡΠΌΠ΅Π½ΡΡ.
Π‘ΡΠ°ΡΡΡ Verilog System TasksΒ ΠΏΠΎΠΌΠΎΠΆΠ΅Ρ ΠΏΠΎΠ½ΡΡΡ, ΠΊΠ°ΠΊ Π»ΡΡΡΠ΅ ΠΈΡΠΏΠΎΠ»ΡΠ·ΠΎΠ²Π°ΡΡ Verilog ΡΠΈΠΌΡΠ»ΡΡΠΎΡ, ΠΊΠ°ΠΊ Π²ΡΠ²ΠΎΠ΄ΠΈΡΡ ΠΎΡΠ»Π°Π΄ΠΎΡΠ½ΡΠ΅ Π΄ΠΈΠ°Π³Π½ΠΎΡΡΠΈΡΠ΅ΡΠΊΠΈΠ΅ ΡΠΎΠΎΠ±ΡΠ΅Π½ΠΈΡ ΠΈ ΠΊΠ°ΠΊ ΡΠΈΡΠ°ΡΡ ΠΈ ΠΏΠΈΡΠ°ΡΡ Π² ΡΠ°ΠΉΠ». ΠΠ½ΡΠ΅ΡΡΠ΅ΠΉΡ Verilog VPI ΠΏΠΎΠ·Π²ΠΎΠ»ΡΠ΅Ρ ΡΠ²ΡΠ·Π°ΡΡ ΡΠΈΠΌΡΠ»ΡΡΠΎΡ Verilog ΠΈ ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΡ, Π½Π°ΠΏΠΈΡΠ°Π½Π½ΡΠ΅ Π½Π° Π΄ΡΡΠ³ΠΈΡ ΡΠ·ΡΠΊΠ°Ρ , Π½Π°ΠΏΡΠΈΠΌΠ΅Ρ, C/C++.
ΠΡΠΎΠ±Π΅Π½Π½ΠΎΡΡΠΈ ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΠΈΡΠΎΠ²Π°Π½ΠΈΡ Π½Π° ΡΠ·ΡΠΊΠ΅ Verilog ΠΈ Π²ΠΎΠ·ΠΌΠΎΠΆΠ½ΡΠ΅ ΡΠΈΠΏΠΈΡΠ½ΡΠ΅ ΠΎΡΠΈΠ±ΠΊΠΈ ΠΎΠΏΠΈΡΠ°Π½Ρ Π² ΡΡΠ°ΡΡΠ΅ Verilog Gothcas.
Π§ΡΠΎΠ±Ρ ΡΠΈΡΠ°ΡΠ΅Π»ΡΠΌ Π±ΡΠ»ΠΎ ΠΏΡΠΎΡΠ΅ ΠΏΠΎΠ½ΡΡΡ, ΠΊΠ°ΠΊ ΡΠ·ΡΠΊ ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΠΈΡΠΎΠ²Π°Π½ΠΈΡ Verilog ΠΌΠΎΠΆΠ΅Ρ ΠΎΠΏΠΈΡΡΠ²Π°ΡΡ ΡΠΈΡΡΠΎΠ²ΡΠ΅ ΡΡ Π΅ΠΌΡ ΠΌΡ Π³ΠΎΡΠΎΠ²ΠΈΠΌ ΡΡΠ΄ ΡΡΠ°ΡΠ΅ΠΉ, ΠΊΠΎΡΠΎΡΡΠ΅ ΠΏΠΎΠΊΠ°Π·ΡΠ²Π°ΡΡ ΡΠΎΠΎΡΠ²Π΅ΡΡΡΠ²ΠΈΠ΅ ΡΠ·ΡΠΊΠΎΠ²ΠΎΠΉ ΠΊΠΎΠ½ΡΡΡΡΠΊΡΠΈΠΈ ΠΈ ΡΠΎΠΎΡΠ²Π΅ΡΡΡΠ²ΡΡΡΠ΅Π³ΠΎ Π³ΡΠ°ΡΠΈΡΠ΅ΡΠΊΠΎΠ³ΠΎ ΠΏΡΠ΅Π΄ΡΡΠ°Π²Π»Π΅Π½ΠΈΡ ΡΡ Π΅ΠΌΡ.
ΠΡ Π½Π°Π·ΡΠ²Π°Π΅ΠΌ ΡΡΠΎΡ ΡΠ°Π·Π΄Π΅Π» ΡΠ°ΠΉΡΠ° «Verilog Π² ΠΊΠ°ΡΡΠΈΠ½ΠΊΠ°Ρ »:
marsohod.org
ΠΠ»Π°Π²Π° 1. ΠΡΠ΅Π΄Π²Π°ΡΠΈΡΠ΅Π»ΡΠ½ΠΎΠ΅ Π·Π½Π°ΠΊΠΎΠΌΡΡΠ²ΠΎ Ρ ΡΠ·ΡΠΊΠΎΠΌ Verilog
1.1. ΠΡΡΠΎΡΠΈΡ ΡΠ·ΡΠΊΠ° Verilog
1.2. ΠΠ΅ΡΠ²ΡΠΉ ΠΏΡΠΎΠ΅ΠΊΡ Π½Π° ΡΠ·ΡΠΊΠ΅ Verilog
1.2.1. ΠΠΏΠΈΡΠ°Π½ΠΈΠ΅ ΠΏΡΠΎΠ΅ΠΊΡΠ°
1.2.2. ΠΠΎΠ΄Π΅Π»ΠΈΡΠΎΠ²Π°Π½ΠΈΠ΅ ΠΏΡΠΎΠ΅ΠΊΡΠ°
1.3. ΠΠ°Π·ΠΎΠ²ΡΠ΅ ΡΠ»Π΅ΠΌΠ΅Π½ΡΡ ΡΠ·ΡΠΊΠ° Verilog
1.3.1. ΠΠ»ΡΡΠ΅Π²ΡΠ΅ ΡΠ»ΠΎΠ²Π°
1.3.2. ΠΠ΄Π΅Π½ΡΠΈΡΠΈΠΊΠ°ΡΠΎΡΡ
1.3.3. ΠΠ΅Π»ΡΠ΅ Π·Π½Π°ΠΊΠΈ
1.3.4. ΠΠΎΠΌΠΌΠ΅Π½ΡΠ°ΡΠΈΠΈ
1.4. Π‘ΠΈΠ³Π½Π°Π»Ρ, ΡΠ΅ΡΠΈ, Π΄ΡΠ°ΠΉΠ²Π΅ΡΡ
1.4.1. ΠΠΎΠ³ΠΈΡΠ΅ΡΠΊΠΈΠ΅ Π·Π½Π°ΡΠ΅Π½ΠΈΡ
1.4.2. ΠΠΎΠ³ΠΈΡΠ΅ΡΠΊΠ°Ρ ΠΌΠΎΡΠ½ΠΎΡΡΡ (ΡΠΈΠ»Π°) ΡΠΈΠ³Π½Π°Π»ΠΎΠ²
1.5. Π§ΠΈΡΠ»Π°
1.5.1. ΠΡΠ΅Π΄ΡΡΠ°Π²Π»Π΅Π½ΠΈΠ΅ ΡΠ΅Π»ΡΡ
ΡΠΈΡΠ΅Π»
1.5.2. ΠΡΠ΅Π΄ΡΡΠ°Π²Π»Π΅Π½ΠΈΠ΅ Π΄Π΅ΠΉΡΡΠ²ΠΈΡΠ΅Π»ΡΠ½ΡΡ
ΡΠΈΡΠ΅Π»
1.6. ΠΠ°ΡΠ°Π»Π»Π΅Π»ΠΈΠ·ΠΌ ΡΠ·ΡΠΊΠ° Verilog
ΠΠ»Π°Π²Π° 2. ΠΠΎΠ΄ΡΠ»ΠΈ
2.1. ΠΠΏΡΠ΅Π΄Π΅Π»Π΅Π½ΠΈΠ΅ ΠΌΠΎΠ΄ΡΠ»Π΅ΠΉ
2.2. ΠΠ»Π΅ΠΌΠ΅Π½ΡΡ ΠΌΠΎΠ΄ΡΠ»Π΅ΠΉ
2.3. ΠΠ±ΡΡΠ²Π»Π΅Π½ΠΈΡ ΠΏΠΎΡΡΠΎΠ²
2.4. ΠΠΊΠ·Π΅ΠΌΠΏΠ»ΡΡΡ ΠΌΠΎΠ΄ΡΠ»Π΅ΠΉ
2.5. ΠΠ°ΡΠ°ΠΌΠ΅ΡΡΡ
2.6. ΠΠ΅ΡΠ²Π½Π°Ρ ΠΏΠ΅ΡΠ΅Π΄Π°ΡΠ° Π·Π½Π°ΡΠ΅Π½ΠΈΠΉ ΠΏΠ°ΡΠ°ΠΌΠ΅ΡΡΠΎΠ²
2.7. ΠΠ°ΡΡΠΈΠ²Ρ ΡΠΊΠ·Π΅ΠΌΠΏΠ»ΡΡΠΎΠ² ΠΌΠΎΠ΄ΡΠ»Π΅ΠΉ
2.8. ΠΠ΅ΡΠ°ΡΡ
ΠΈΡ ΠΌΠΎΠ΄ΡΠ»Π΅ΠΉ ΠΈ ΠΈΠ΅ΡΠ°ΡΡ
ΠΈΡ ΠΈΠΌΠ΅Π½
2.9. ΠΠ±Π»Π°ΡΡΠΈ ΠΈΠ΅ΡΠ°ΡΡ
ΠΈΠΈ ΠΈ ΠΎΠ±Π»Π°ΡΡΠΈ Π΄Π΅ΠΉΡΡΠ²ΠΈΡ ΠΈΠΌΠ΅Π½
ΠΠ»Π°Π²Π° 3. ΠΡΠΈΠΌΠΈΡΠΈΠ²Ρ ΠΈ Π±ΠΈΠ±Π»ΠΈΠΎΡΠ΅ΡΠ½ΡΠ΅ ΠΌΠΎΠ΄ΡΠ»ΠΈ
3.1. ΠΠ΄Π΅ ΠΌΠΎΠΆΠ½ΠΎ Π½Π°ΠΉΡΠΈ Π³ΠΎΡΠΎΠ²ΠΎΠ΅ ΡΠ΅ΡΠ΅Π½ΠΈΠ΅
3.2. ΠΡΠΈΠΌΠΈΡΠΈΠ²Ρ ΡΠ·ΡΠΊΠ° Verilog
3.3. ΠΡΠΈΠΌΠΈΡΠΈΠ²Ρ, ΠΎΠΏΡΠ΅Π΄Π΅Π»ΡΠ΅ΠΌΡΠ΅ ΠΏΠΎΠ»ΡΠ·ΠΎΠ²Π°ΡΠ΅Π»Π΅ΠΌ.
ΠΠ»Π°Π²Π° 4. Π’ΠΈΠΏΡ Π΄Π°Π½Π½ΡΡ
4.1. ΠΠ²Π° ΠΊΠ»Π°ΡΡΠ° ΡΠΈΠΏΠΎΠ² Π΄Π°Π½Π½ΡΡ
4.2. Π‘Π΅ΡΠ΅Π²ΡΠ΅ ΡΠΈΠΏΡ Π΄Π°Π½Π½ΡΡ
4.3. ΠΠ½Π°ΡΠ΅Π½ΠΈΠ΅ ΡΠΈΠ³Π½Π°Π»Π° ΡΠ΅ΡΠΈ
4.4. Π’ΠΈΠΏΡ Π΄Π°Π½Π½ΡΡ
ΠΏΠ΅ΡΠ΅ΠΌΠ΅Π½Π½ΡΠ΅
4.5. ΠΡΡΠ³ΠΈΠ΅ ΡΠΈΠΏΡ Π΄Π°Π½Π½ΡΡ
4.5.1. ΠΠ°ΡΠ°ΠΌΠ΅ΡΡΡ
4.5.2. ΠΠΎΠΊΠ°Π»ΡΠ½ΡΠ΅ ΠΏΠ°ΡΠ°ΠΌΠ΅ΡΡΡ
4.5.3. ΠΠ°ΡΠ°ΠΌΠ΅ΡΡΡ Π±Π»ΠΎΠΊΠ° ΡΠΏΠ΅ΡΠΈΡΠΈΠΊΠ°ΡΠΈΠΈ
4.5.4. ΠΠ΅ΡΠ΅ΠΌΠ΅Π½Π½ΡΠ΅ Π³Π΅Π½Π΅ΡΠ°ΡΠΈΠΈ
4.5.5. Π’ΠΈΠΏ Π΄Π°Π½Π½ΡΡ
ΡΠΎΠ±ΡΡΠΈΠ΅
4.5.6. Π‘ΡΡΠΎΠΊΠΈ
4.6. ΠΡΠ±ΠΎΡ Π±ΠΈΡΠΎΠ² ΠΈ Π±ΠΈΡΠΎΠ²ΡΡ
ΠΏΠΎΠ»Π΅ΠΉ
4.7. ΠΡΠ±ΠΎΡ ΡΠ»Π΅ΠΌΠ΅Π½ΡΠΎΠ² ΠΌΠ°ΡΡΠΈΠ²Π° ΠΈ Π±ΠΈΡΠΎΠ²ΡΡ
ΠΏΠΎΠ»Π΅ΠΉ ΡΠ»Π΅ΠΌΠ΅Π½ΡΠΎΠ² ΠΌΠ°ΡΡΠΈΠ²Π°
4.8. ΠΠ±ΡΡΠ²Π»Π΅Π½ΠΈΠ΅ ΠΏΠ°ΠΌΡΡΠΈ
ΠΠ»Π°Π²Π° 5. ΠΠΏΠ΅ΡΠ°ΡΠΈΠΈ
5.1. ΠΠΏΠ΅ΡΠ°ΡΠΈΠΈ ΡΠ·ΡΠΊΠ° Verilog
5.2. ΠΠΎΠ±ΠΈΡΠΎΠ²ΡΠ΅ ΠΎΠΏΠ΅ΡΠ°ΡΠΈΠΈ
5.3. ΠΠΏΠ΅ΡΠ°ΡΠΈΠΈ ΡΠ΅Π΄ΡΠΊΡΠΈΠΈ
5.4. ΠΠΎΠ³ΠΈΡΠ΅ΡΠΊΠΈΠ΅ ΠΎΠΏΠ΅ΡΠ°ΡΠΈΠΈ
5.5. ΠΠΏΠ΅ΡΠ°ΡΠΈΠΈ ΠΎΡΠ½ΠΎΡΠ΅Π½ΠΈΡ
5.6. ΠΠΏΠ΅ΡΠ°ΡΠΈΠΈ ΠΈΠ΄Π΅Π½ΡΠΈΡΠ½ΠΎΡΡΠΈ
5.7. ΠΡΠΈΡΠΌΠ΅ΡΠΈΡΠ΅ΡΠΊΠΈΠ΅ ΠΎΠΏΠ΅ΡΠ°ΡΠΈΠΈ
5.8. Π Π°Π·Π½ΠΎΡΡΠΎΡΠΎΠ½Π½ΠΈΠ΅ ΠΎΠΏΠ΅ΡΠ°ΡΠΈΠΈ
5.9. ΠΡΠΏΠΎΠ»Π½Π΅Π½ΠΈΠ΅ ΠΎΠΏΠ΅ΡΠ°ΡΠΈΠΉ
5.10. ΠΡΠΈΠΎΡΠΈΡΠ΅Ρ ΠΎΠΏΠ΅ΡΠ°ΡΠΈΠΉ
5.11. Π Π°Π·ΠΌΠ΅ΡΡ Π±ΠΈΡΠΎΠ²ΡΡ
Π²ΡΡΠ°ΠΆΠ΅Π½ΠΈΠΉ
ΠΠ»Π°Π²Π° 6. ΠΠΏΠ΅ΡΠ°ΡΠΎΡ Π½Π΅ΠΏΡΠ΅ΡΡΠ²Π½ΠΎΠ³ΠΎ Π½Π°Π·Π½Π°ΡΠ΅Π½ΠΈΡ assign
6.1. ΠΡΠΈΡΠ²Π°ΠΈΠ²Π°Π½ΠΈΠ΅ Π·Π½Π°ΡΠ΅Π½ΠΈΠΉ Π² ΡΠ·ΡΠΊΠ΅ Verilog
6.2. Π€ΠΎΡΠΌΠ°ΡΡ ΠΎΠΏΠ΅ΡΠ°ΡΠΎΡΠ° Π½Π΅ΠΏΡΠ΅ΡΡΠ²Π½ΠΎΠ³ΠΎ Π½Π°Π·Π½Π°ΡΠ΅Π½ΠΈΡ
6.3. ΠΡΠΏΠΎΠ»ΡΠ·ΠΎΠ²Π°Π½ΠΈΠ΅ ΠΎΠΏΠ΅ΡΠ°ΡΠΎΡΠ° Π½Π΅ΠΏΡΠ΅ΡΡΠ²Π½ΠΎΠ³ΠΎ Π½Π°Π·Π½Π°ΡΠ΅Π½ΠΈΡ
ΠΠ»Π°Π²Π° 7. ΠΡΠΎΡΠ΅Π΄ΡΡΠ½ΡΠ΅ ΠΎΠΏΠ΅ΡΠ°ΡΠΎΡΡ ΠΈ Π±Π»ΠΎΠΊΠΈ
7.1. ΠΡΠΎΡΠ΅Π΄ΡΡΠ½ΡΠ΅ ΠΎΠΏΠ΅ΡΠ°ΡΠΎΡΡ initial ΠΈ always, ΠΏΡΠΎΡΠ΅Π΄ΡΡΠ½ΡΠ΅ Π±Π»ΠΎΠΊ
7.2. ΠΠΏΠ΅ΡΠ°ΡΠΎΡΠ½ΡΠ΅ ΡΠΊΠΎΠ±ΠΊΠΈ begin-and ΠΈ fork-join
7.3. ΠΠΌΠ΅Π½ΠΎΠ²Π°Π½Π½ΡΠ΅ ΠΏΡΠΎΡΠ΅Π΄ΡΡΠ½ΡΠ΅ Π±Π»ΠΎΠΊΠΈ
ΠΠ»Π°Π²Π° 8. Π£ΠΏΡΠ°Π²Π»Π΅Π½ΠΈΠ΅ ΠΏΡΠΎΡΠ΅Π΄ΡΡΠ½ΡΠΌ Π²ΡΠ΅ΠΌΠ΅Π½Π΅ΠΌ
8.1. ΠΠΏΠ΅ΡΠ°ΡΠΎΡ Π·Π°Π΄Π΅ΡΠΆΠΊΠΈ #
8.2. ΠΠΏΠ΅ΡΠ°ΡΠΎΡ ΡΡΠ²ΡΡΠ²ΠΈΡΠ΅Π»ΡΠ½ΠΎΡΡΠΈ @
8.3. ΠΠΏΠ΅ΡΠ°ΡΠΎΡ ΠΎΠΆΠΈΠ΄Π°Π½ΠΈΡ wait
8.4. Π‘ΠΏΠΈΡΠΎΠΊ ΡΡΠ²ΡΡΠ²ΠΈΡΠ΅Π»ΡΠ½ΠΎΡΡΠΈ
8.5. Π‘ΠΏΠΈΡΠΎΠΊ ΡΡΠ²ΡΡΠ²ΠΈΡΠ΅Π»ΡΠ½ΠΎΡΡΠΈ Π² ΠΊΠΎΠΌΠ±ΠΈΠ½Π°ΡΠΈΠΎΠ½Π½ΡΡ
ΡΡ
Π΅ΠΌΠ°Ρ
8.6. Π‘ΠΏΠΈΡΠΎΠΊ ΡΡΠ²ΡΡΠ²ΠΈΡΠ΅Π»ΡΠ½ΠΎΡΡΠΈ Π² ΠΏΠΎΡΠ»Π΅Π΄ΠΎΠ²Π°ΡΠ΅Π»ΡΠ½ΠΎΡΡΠ½ΡΡ
ΡΡ
Π΅ΠΌΠ°Ρ
ΠΠ»Π°Π²Π° 9. ΠΠΏΠ΅ΡΠ°ΡΠΎΡΡ ΠΏΡΠΎΡΠ΅Π΄ΡΡΠ½ΠΎΠ³ΠΎ Π½Π°Π·Π½Π°ΡΠ΅Π½ΠΈΡ
9.1. ΠΠ±ΡΠΈΠ΅ ΠΏΠΎΠ»ΠΎΠΆΠ΅Π½ΠΈΡ
9.2. ΠΠΏΠ΅ΡΠ°ΡΠΎΡ Π±Π»ΠΎΠΊΠΈΡΡΡΡΠ΅Π³ΠΎ Π½Π°Π·Π½Π°ΡΠ΅Π½ΠΈΡ Β«=Β»
9.2.1. Π€ΠΎΡΠΌΠ°Ρ
9.2.2. Π£ΠΏΡΠ°Π²Π»Π΅Π½ΠΈΠ΅ Π²ΡΠ΅ΠΌΠ΅Π½Π΅ΠΌ
9.2.3. ΠΠ½ΡΡΡΠ΅Π½Π½ΠΈΠ΅ Π·Π°Π΄Π΅ΡΠΆΠΊΠΈ
9.2.4. ΠΡΠΎΠ±Π΅Π½Π½ΠΎΡΡΠΈ ΡΠΈΠ½ΡΠ΅Π·Π°
9.3. ΠΠΏΠ΅ΡΠ°ΡΠΎΡ Π½Π΅Π±Π»ΠΎΠΊΠΈΡΡΡΡΠ΅Π³ΠΎ Π½Π°Π·Π½Π°ΡΠ΅Π½ΠΈΡ
9.3.1. Π€ΠΎΡΠΌΠ°Ρ
9.3.2. Π£ΠΏΡΠ°Π²Π»Π΅Π½ΠΈΠ΅ Π²ΡΠ΅ΠΌΠ΅Π½Π΅ΠΌ
9.3.3. ΠΠ½ΡΡΡΠ΅Π½Π½ΠΈΠ΅ Π·Π°Π΄Π΅ΡΠΆΠΊΠΈ
9.3.4. ΠΡΠΎΠ±Π΅Π½Π½ΠΎΡΡΠΈ ΡΠΈΠ½ΡΠ΅Π·Π°
9.4. Π£ΠΏΡΠ°Π²Π»Π΅Π½ΠΈΠ΅ Π²ΡΠ΅ΠΌΠ΅Π½Π΅ΠΌ Π² ΠΏΡΠΎΡΠ΅Π΄ΡΡΠ½ΡΡ
ΠΎΠΏΠ΅ΡΠ°ΡΠΎΡΠ°Ρ
Π½Π°Π·Π½Π°ΡΠ΅Π½ΠΈΡ Π²ΠΎ Π²ΡΠ΅ΠΌΡ ΠΌΠΎΠ΄Π΅Π»ΠΈΡΠΎΠ²Π°Π½ΠΈΡ
9.5. ΠΡΠΎΡΠ΅Π΄ΡΡΠ½ΡΠ΅ ΠΎΠΏΠ΅ΡΠ°ΡΠΎΡΡ assign ΠΈ deassign
9.6. ΠΡΠΎΡΠ΅Π΄ΡΡΠ½ΡΠ΅ ΠΎΠΏΠ΅ΡΠ°ΡΠΎΡΡ force ΠΈ release
ΠΠ»Π°Π²Π° 10. ΠΠΏΠ΅ΡΠ°ΡΠΎΡΡ ΠΏΡΠΎΡΠ΅Π΄ΡΡΠ½ΠΎΠ³ΠΎ ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΠΈΡΠΎΠ²Π°Π½ΠΈΡ
ΠΠ»Π°Π²Π° 11. ΠΡΡΠΈΠ±ΡΡΡ
11.1. ΠΡΡΠΈΠ±ΡΡΡ ΡΠ·ΡΠΊΠ° Verilog
11.2. ΠΡΡΠΈΠ±ΡΡ fulLcase
11.3. ΠΡΡΠΈΠ±ΡΡ paralleLcase
ΠΠ»Π°Π²Π° 12. ΠΠ»ΠΎΠΊ Π³Π΅Π½Π΅ΡΠ°ΡΠΈΠΈ
12.1. ΠΠ»ΠΎΠΊΠΈ Π³Π΅Π½Π΅ΡΠ°ΡΠΈΠΈ ΡΠ·ΡΠΊΠ° Verilog
12.2. Π€ΠΎΡΠΌΠ°Ρ Π±Π»ΠΎΠΊΠ° Π³Π΅Π½Π΅ΡΠ°ΡΠΈΠΈ
12.3. ΠΠΏΠ΅ΡΠ°ΡΠΎΡΡ Π³Π΅Π½Π΅ΡΠ°ΡΠΈΠΈ
12.3.1. ΠΡΡΠΏΠΏΠ° ΡΠ»Π΅ΠΌΠ΅Π½ΡΠΎΠ² Π³Π΅Π½Π΅ΡΠ°ΡΠΈΠΈ
12.3.2. ΠΠΏΠ΅ΡΠ°ΡΠΎΡ if-else
12.3.3. ΠΠΏΠ΅ΡΠ°ΡΠΎΡ case
12.3.4. ΠΠΏΠ΅ΡΠ°ΡΠΎΡ fΠΎΠ³
ΠΠ»Π°Π²Π° 13. ΠΠ°Π΄Π°ΡΠΈ ΠΈ ΡΡΠ½ΠΊΡΠΈΠΈ
13.1. ΠΠ°Π΄Π°ΡΠΈ ΠΈ ΡΡΠ½ΠΊΡΠΈΠΈ ΡΠ·ΡΠΊΠ° Verilog
13.2. ΠΠ²ΡΠΎΠΌΠ°ΡΠΈΡΠ΅ΡΠΊΠΈΠ΅ ΠΈ ΡΡΠ°ΡΠΈΡΠ΅ΡΠΊΠΈΠ΅ Π·Π°Π΄Π°ΡΠΈ ΠΈ ΡΡΠ½ΠΊΡΠΈΠΈ
13.3. ΠΠ°Π΄Π°ΡΠΈ
13.4. Π€ΡΠ½ΠΊΡΠΈΠΈ
13.5. ΠΠΎΠ½ΡΡΠ°Π½ΡΠ½ΡΠ΅ ΡΡΠ½ΠΊΡΠΈΠΈ
ΠΠ»Π°Π²Π° 14. Π‘ΠΈΡΡΠ΅ΠΌΠ½ΡΠ΅ Π·Π°Π΄Π°ΡΠΈ ΠΈ ΡΡΠ½ΠΊΡΠΈΠΈ
14.1. Π‘ΠΈΡΡΠ΅ΠΌΠ½ΡΠ΅ Π·Π°Π΄Π°ΡΠΈ ΠΈ ΡΡΠ½ΠΊΡΠΈΠΈ ΡΠ·ΡΠΊΠ° Verilog
14.2. Π‘ΠΈΡΡΠ΅ΠΌΠ½ΡΠ΅ Π·Π°Π΄Π°ΡΠΈ Π΄Π»Ρ ΠΎΡΠΎΠ±ΡΠ°ΠΆΠ΅Π½ΠΈΡ ΡΠ΅ΠΊΡΡΠ°
14.3. Π‘ΠΈΡΡΠ΅ΠΌΠ½ΡΠ΅ Π·Π°Π΄Π°ΡΠΈ ΠΈ ΡΡΠ½ΠΊΡΠΈΠΈ Π΄Π»Ρ ΡΠ°Π±ΠΎΡΡ Ρ ΡΠ°ΠΉΠ»Π°ΠΌΠΈ
14.3.1. ΠΡΠΊΡΡΡΠΈΠ΅ ΠΈ Π·Π°ΠΊΡΡΡΠΈΠ΅ ΡΠ°ΠΉΠ»ΠΎΠ²
14.3.2. ΠΡΠ²ΠΎΠ΄ ΠΈΠ½ΡΠΎΡΠΌΠ°ΡΠΈΠΈ Π² ΡΠ°ΠΉΠ»
14.3.3. ΠΡΡΠ³ΠΈΠ΅ ΡΡΠ½ΠΊΡΠΈΠΈ ΡΠ°Π±ΠΎΡΡ Ρ ΡΠ°ΠΉΠ»Π°ΠΌΠΈ
14.4. ΠΡΡΠ³ΠΈΠ΅ ΡΠΈΡΡΠ΅ΠΌΠ½ΡΠ΅ Π·Π°Π΄Π°ΡΠΈ ΠΈ ΡΡΠ½ΠΊΡΠΈΠΈ
14.4.1. Π£ΠΏΡΠ°Π²Π»Π΅Π½ΠΈΠ΅ ΠΏΡΠΎΡΠ΅ΡΡΠΎΠΌ ΡΠΈΠΌΡΠ»ΡΡΠΈΠΈ
14.4.2. Π£ΠΏΡΠ°Π²Π»Π΅Π½ΠΈΠ΅ Π²ΡΠ΅ΠΌΠ΅Π½Π΅ΠΌ ΡΠΈΠΌΡΠ»ΡΡΠΈΠΈ
14.4.3. ΠΡΠ΅ΠΎΠ±ΡΠ°Π·ΠΎΠ²Π°Π½ΠΈΠ΅ Π·Π½Π°ΠΊΠΎΠ²ΡΡ
ΠΈ Π±Π΅Π·Π·Π½Π°ΠΊΠΎΠ²ΡΡ
Π²Π΅Π»ΠΈΡΠΈΠ½
14.4.4. ΠΠ°ΠΏΠΈΡΡ ΠΈ ΡΡΠ΅Π½ΠΈΠ΅ Π² ΠΏΠ΅ΡΠ΅ΠΌΠ΅Π½Π½ΡΠ΅ ΠΈ ΠΈΠ· ΡΡΡΠΎΠΊΠΈ ΡΠΈΠΌΠ²ΠΎΠ»ΠΎΠ²
14.4.5. ΠΠ°Π³ΡΡΠ·ΠΊΠ° ΡΠΎΠ΄Π΅ΡΠΆΠΈΠΌΠΎΠ³ΠΎ ΠΏΠ°ΠΌΡΡΠΈ
14.4.6. ΠΡΠ΅ΠΎΠ±ΡΠ°Π·ΠΎΠ²Π°Π½ΠΈΠ΅ ΠΏΠ΅ΡΠ΅ΠΌΠ΅Π½Π½ΡΡ
ΡΠΈΠΏΠ° Π³Π΅Π°1 Π² 64-Π±ΠΈΡΠΎΠ²ΡΠΉ Π²Π΅ΠΊΡΠΎΡ
14.4.7. Π€ΡΠ½ΠΊΡΠΈΠΈ Π΄Π»Ρ ΡΠ°Π±ΠΎΡΡ Ρ ΠΊΠΎΠΌΠ°Π½Π΄Π½ΠΎΠΉ ΡΡΡΠΎΠΊΠΎΠΉ
ΠΠ»Π°Π²Π° 15. ΠΠΈΡΠ΅ΠΊΡΠΈΠ²Ρ ΠΊΠΎΠΌΠΏΠΈΠ»ΡΡΠΎΡΠ°
15.1. ΠΠΈΡΠ΅ΠΊΡΠΈΠ²Ρ ΠΊΠΎΠΌΠΏΠΈΠ»ΡΡΠΎΡΠ° ΡΠ·ΡΠΊΠ° Verilog
15.2. ΠΠΎΠ·Π²ΡΠ°Ρ ΠΊ ΡΠΌΠ°Π»ΡΠΈΠ²Π°Π΅ΠΌΡΠΌ Π·Π½Π°ΡΠ΅Π½ΠΈΡΠΌ Π΄ΠΈΡΠ΅ΠΊΡΠΈΠ² ΠΊΠΎΠΌΠΏΠΈΠ»ΡΡΠΎΡΠ°
15.3. ΠΠΏΡΠ΅Π΄Π΅Π»Π΅Π½ΠΈΠ΅ Π·Π½Π°ΡΠ΅Π½ΠΈΡ Π΅Π΄ΠΈΠ½ΠΈΡΡ Π²ΡΠ΅ΠΌΠ΅Π½ΠΈ
ΠΠ»Π°Π²Π° 16. ΠΠ»ΠΎΠΊΠΈ ΡΠΏΠ΅ΡΠΈΡΠΈΠΊΠ°ΡΠΈΠΉ
16.1. ΠΠ»ΠΎΠΊΠΈ ΡΠΏΠ΅ΡΠΈΡΠΈΠΊΠ°ΡΠΈΠΉ ΡΠ·ΡΠΊΠ° Verilog
16.2. Π€ΠΎΡΠΌΠ°Ρ Π±Π»ΠΎΠΊΠΎΠ² ΡΠΏΠ΅ΡΠΈΡΠΈΠΊΠ°ΡΠΈΠΉ
16.3. ΠΠ±Π½Π°ΡΡΠΆΠ΅Π½ΠΈΠ΅ ΠΏΡΡΠ΅ΠΉ ΠΈΠΌΠΏΡΠ»ΡΡΠΎΠ² (ΡΠ±ΠΎΠ΅Π²)
16.4. ΠΡΠΎΠ²Π΅ΡΠΊΠΈ Π²ΡΠ΅ΠΌΠ΅Π½Π½ΡΡ
ΠΎΠ³ΡΠ°Π½ΠΈΡΠ΅Π½ΠΈΠΉ
ΠΠ»Π°Π²Π° 17. ΠΠΎΠ½ΡΠΈΠ³ΡΡΠ°ΡΠΈΡ ΠΏΡΠΎΠ΅ΠΊΡΠ°
17.1. ΠΠΎΠ½ΡΠΈΠ³ΡΡΠ°ΡΠΈΠΈ
17.2. ΠΠΎΠ½ΡΠΈΠ³ΡΡΠ°ΡΠΈΠΎΠ½Π½ΡΠ΅ Π±Π»ΠΎΠΊΠΈ
17.3. Π€Π°ΠΉΠ»Ρ ΠΊΠ°ΡΡΡ Π±ΠΈΠ±Π»ΠΈΠΎΡΠ΅ΠΊΠΈ
17.4. ΠΡΠΈΠΌΠ΅ΡΡ ΠΊΠΎΠ½ΡΠΈΠ³ΡΡΠ°ΡΠΈΠΈ ΠΏΡΠΎΠ΅ΠΊΡΠ°
17.4.1. ΠΡΡ
ΠΎΠ΄Π½ΠΎΠ΅ ΠΎΠΏΠΈΡΠ°Π½ΠΈΠ΅ ΠΏΡΠΎΠ΅ΠΊΡΠ°
17.4.2. ΠΡΠΏΠΎΠ»ΡΠ·ΠΎΠ²Π°Π½ΠΈΠ΅ ΠΊΠΎΠ½ΡΠΈΠ³ΡΡΠ°ΡΠΈΠΈ, Π·Π°Π΄Π°Π½Π½ΠΎΠΉ Π² ΡΠ°ΠΉΠ»Π΅ ΠΊΠ°ΡΡΡ Π±ΠΈΠ±Π»ΠΈΠΎΡΠ΅ΠΊ
17.4.3. ΠΡΠΏΠΎΠ»ΡΠ·ΠΎΠ²Π°Π½ΠΈΠ΅ ΠΎΠΏΠ΅ΡΠ°ΡΠΎΡΠ° default
17.4.4. ΠΡΠΏΠΎΠ»ΡΠ·ΠΎΠ²Π°Π½ΠΈΠ΅ ΠΎΠΏΠ΅ΡΠ°ΡΠΎΡΠ° cell
17.4.5. ΠΡΠΏΠΎΠ»ΡΠ·ΠΎΠ²Π°Π½ΠΈΠ΅ ΠΎΠΏΠ΅ΡΠ°ΡΠΎΡΠ° instance
17.4.6. ΠΡΠΏΠΎΠ»ΡΠ·ΠΎΠ²Π°Π½ΠΈΠ΅ ΠΈΠ΅ΡΠ°ΡΡ
ΠΈΡΠ΅ΡΠΊΠΎΠΉ ΠΊΠΎΠ½ΡΠΈΠ³ΡΡΠ°ΡΠΈΠΈ
ΠΠ»Π°Π²Π° 18. Π‘ΠΈΠ½ΡΠ΅Π·ΠΈΡΡΠ΅ΠΌΡΠ΅ ΠΊΠΎΠ½ΡΡΡΡΠΊΡΠΈΠΈ ΡΠ·ΡΠΊΠ° Verilog
www.htbook.ru
Verilog, Verilog HDL (Π°Π½Π³Π».Β Verilog Hardware Description Language)Β β ΡΡΠΎ ΡΠ·ΡΠΊ ΠΎΠΏΠΈΡΠ°Π½ΠΈΡ Π°ΠΏΠΏΠ°ΡΠ°ΡΡΡΡ, ΠΈΡΠΏΠΎΠ»ΡΠ·ΡΠ΅ΠΌΡΠΉ Π΄Π»Ρ ΠΎΠΏΠΈΡΠ°Π½ΠΈΡ ΠΈ ΠΌΠΎΠ΄Π΅Π»ΠΈΡΠΎΠ²Π°Π½ΠΈΡ ΡΠ»Π΅ΠΊΡΡΠΎΠ½Π½ΡΡ ΡΠΈΡΡΠ΅ΠΌ. Verilog HDL, Π½Π΅ ΡΠ»Π΅Π΄ΡΠ΅Ρ ΠΏΡΡΠ°ΡΡ Ρ VHDL (ΠΊΠΎΠ½ΠΊΡΡΠΈΡΡΡΡΠΈΠΉ ΡΠ·ΡΠΊ), Π½Π°ΠΈΠ±ΠΎΠ»Π΅Π΅ ΡΠ°ΡΡΠΎ ΠΈΡΠΏΠΎΠ»ΡΠ·ΡΠ΅ΡΡΡ Π² ΠΏΡΠΎΠ΅ΠΊΡΠΈΡΠΎΠ²Π°Π½ΠΈΠΈ, Π²Π΅ΡΠΈΡΠΈΠΊΠ°ΡΠΈΠΈ ΠΈ ΡΠ΅Π°Π»ΠΈΠ·Π°ΡΠΈΠΈ (Π½Π°ΠΏΡΠΈΠΌΠ΅Ρ, Π² Π²ΠΈΠ΄Π΅ Π‘ΠΠΠ‘) Π°Π½Π°Π»ΠΎΠ³ΠΎΠ²ΡΡ , ΡΠΈΡΡΠΎΠ²ΡΡ ΠΈ ΡΠΌΠ΅ΡΠ°Π½Π½ΡΡ ΡΠ»Π΅ΠΊΡΡΠΎΠ½Π½ΡΡ ΡΠΈΡΡΠ΅ΠΌ Π½Π° ΡΠ°Π·Π»ΠΈΡΠ½ΡΡ ΡΡΠΎΠ²Π½ΡΡ Π°Π±ΡΡΡΠ°ΠΊΡΠΈΠΈ.
Π Π°Π·ΡΠ°Π±ΠΎΡΡΠΈΠΊΠΈ Verilog ΡΠ΄Π΅Π»Π°Π»ΠΈ Π΅Π³ΠΎ ΡΠΈΠ½ΡΠ°ΠΊΡΠΈΡ ΠΎΡΠ΅Π½Ρ ΠΏΠΎΡ ΠΎΠΆΠΈΠΌ Π½Π° ΡΠΈΠ½ΡΠ°ΠΊΡΠΈΡ ΡΠ·ΡΠΊΠ° C, ΡΡΠΎ ΡΠΏΡΠΎΡΠ°Π΅Ρ Π΅Π³ΠΎ ΠΎΡΠ²ΠΎΠ΅Π½ΠΈΠ΅. Verilog ΠΈΠΌΠ΅Π΅Ρ ΠΏΡΠ΅ΠΏΡΠΎΡΠ΅ΡΡΠΎΡ, ΠΎΡΠ΅Π½Ρ ΠΏΠΎΡ ΠΎΠΆΠΈΠΉ Π½Π° ΠΏΡΠ΅ΠΏΡΠΎΡΠ΅ΡΡΠΎΡ ΡΠ·ΡΠΊΠ° C, ΠΈ ΠΎΡΠ½ΠΎΠ²Π½ΡΠ΅ ΡΠΏΡΠ°Π²Π»ΡΡΡΠΈΠ΅ ΠΊΠΎΠ½ΡΡΡΡΠΊΡΠΈΠΈ Β«ifΒ», Β«whileΒ» ΡΠ°ΠΊΠΆΠ΅ ΠΏΠΎΠ΄ΠΎΠ±Π½Ρ ΠΎΠ΄Π½ΠΎΠΈΠΌΡΠ½Π½ΡΠΌ ΠΊΠΎΠ½ΡΡΡΡΠΊΡΠΈΡΠΌ ΡΠ·ΡΠΊΠ° C. Π‘ΠΎΠ³Π»Π°ΡΠ΅Π½ΠΈΡ ΠΏΠΎ ΡΠΎΡΠΌΠ°ΡΠΈΡΠΎΠ²Π°Π½ΠΈΡ Π²ΡΠ²ΠΎΠ΄Π° ΡΠ°ΠΊΠΆΠ΅ ΠΎΡΠ΅Π½Ρ ΠΏΠΎΡ ΠΎΠΆΠΈ (ΡΠΌ. printf).
Π‘Π»Π΅Π΄ΡΠ΅Ρ ΠΎΡΠΌΠ΅ΡΠΈΡΡ, ΡΡΠΎ ΠΎΠΏΠΈΡΠ°Π½ΠΈΠ΅ Π°ΠΏΠΏΠ°ΡΠ°ΡΡΡΡ, Π½Π°ΠΏΠΈΡΠ°Π½Π½ΠΎΠ΅ Π½Π° ΡΠ·ΡΠΊΠ΅ Verilog (ΠΊΠ°ΠΊ ΠΈ Π½Π° Π΄ΡΡΠ³ΠΈΡ HDL-ΡΠ·ΡΠΊΠ°Ρ ) ΠΏΡΠΈΠ½ΡΡΠΎ Π½Π°Π·ΡΠ²Π°ΡΡ ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΠ°ΠΌΠΈ, Π½ΠΎ Π² ΠΎΡΠ»ΠΈΡΠΈΠ΅ ΠΎΡ ΠΎΠ±ΡΠ΅ΠΏΡΠΈΠ½ΡΡΠΎΠ³ΠΎ ΠΏΠΎΠ½ΡΡΠΈΡ ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΡ ΠΊΠ°ΠΊ ΠΏΠΎΡΠ»Π΅Π΄ΠΎΠ²Π°ΡΠ΅Π»ΡΠ½ΠΎΡΡΠΈ ΠΈΠ½ΡΡΡΡΠΊΡΠΈΠΉ, Π·Π΄Π΅ΡΡ ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΠ° Π·Π°Π΄Π°Π΅Ρ ΡΡΡΡΠΊΡΡΡΡ ΡΠΈΡΡΠ΅ΠΌΡ. Π’Π°ΠΊ ΠΆΠ΅ Π΄Π»Ρ ΡΠ·ΡΠΊΠ° Verilog Π½Π΅ ΠΏΡΠΈΠΌΠ΅Π½ΠΈΠΌ ΡΠ΅ΡΠΌΠΈΠ½ «Π²ΡΠΏΠΎΠ»Π½Π΅Π½ΠΈΠ΅ ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΡ».
Π‘ΡΡΠ΅ΡΡΠ²ΡΠ΅Ρ ΠΏΠΎΠ΄ΠΌΠ½ΠΎΠΆΠ΅ΡΡΠ²ΠΎ ΠΈΠ½ΡΡΡΡΠΊΡΠΈΠΉ ΡΠ·ΡΠΊΠ° Verilog, Π½Π°Π·ΡΠ²Π°Π΅ΠΌΠΎΠ΅ ΡΠΈΠ½ΡΠ΅Π·ΠΈΡΡΠ΅ΠΌΡΠΌ. ΠΠΎΠ΄ΡΠ»ΠΈ, ΠΊΠΎΡΠΎΡΡΠ΅ Π½Π°ΠΏΠΈΡΠ°Π½Ρ Π½Π° ΡΡΠΎΠΌ ΠΏΠΎΠ΄ΠΌΠ½ΠΎΠΆΠ΅ΡΡΠ²Π΅, Π½Π°Π·ΡΠ²Π°ΡΡ RTL (Π°Π½Π³Π».Β register transfer levelΒ β Π£ΡΠΎΠ²Π΅Π½Ρ ΡΠ΅Π³ΠΈΡΡΡΠΎΠ²ΡΡ ΠΏΠ΅ΡΠ΅Π΄Π°Ρ). ΠΠ½ΠΈ ΠΌΠΎΠ³ΡΡ Π±ΡΡΡ ΡΠΈΠ·ΠΈΡΠ΅ΡΠΊΠΈ ΡΠ΅Π°Π»ΠΈΠ·ΠΎΠ²Π°Π½Ρ Ρ ΠΈΡΠΏΠΎΠ»ΡΠ·ΠΎΠ²Π°Π½ΠΈΠ΅ΠΌ Π‘ΠΠΠ ΡΠΈΠ½ΡΠ΅Π·Π°. ΠΠ°Π½Π½ΡΠ΅ Π‘ΠΠΠ ΠΏΠΎ ΠΎΠΏΡΠ΅Π΄Π΅Π»Π΅Π½Π½ΡΠΌ Π°Π»Π³ΠΎΡΠΈΡΠΌΠ°ΠΌ ΠΏΡΠ΅ΠΎΠ±ΡΠ°Π·ΡΡΡ Π°Π±ΡΡΡΠ°ΠΊΡΠ½ΡΠΉ ΠΈΡΡ ΠΎΠ΄Π½ΡΠΉ ΠΊΠΎΠ΄ Π½Π° Verilog Π² netlistΒ β Π»ΠΎΠ³ΠΈΡΠ΅ΡΠΊΠΈ ΡΠΊΠ²ΠΈΠ²Π°Π»Π΅Π½ΡΠ½ΠΎΠ΅ ΠΎΠΏΠΈΡΠ°Π½ΠΈΠ΅, ΡΠΎΡΡΠΎΡΡΠ΅Π΅ ΠΈΠ· ΡΠ»Π΅ΠΌΠ΅Π½ΡΠ°ΡΠ½ΡΡ Π»ΠΎΠ³ΠΈΡΠ΅ΡΠΊΠΈΡ ΠΏΡΠΈΠΌΠΈΡΠΈΠ²ΠΎΠ² (Π½Π°ΠΏΡΠΈΠΌΠ΅Ρ, AND, OR, NOT, ΡΡΠΈΠ³Π³Π΅ΡΡ), ΠΊΠΎΡΠΎΡΡΠ΅ Π΄ΠΎΡΡΡΠΏΠ½Ρ Π² Π²ΡΠ±ΡΠ°Π½Π½ΠΎΠΉ ΡΠ΅Ρ Π½ΠΎΠ»ΠΎΠ³ΠΈΠΈ ΠΏΡΠΎΠΈΠ·Π²ΠΎΠ΄ΡΡΠ²Π° Π‘ΠΠΠ‘ ΠΈΠ»ΠΈ ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΠΈΡΠΎΠ²Π°Π½ΠΈΡ ΠΠΠ ΠΈ ΠΠΠΠ‘. ΠΠ°Π»ΡΠ½Π΅ΠΉΡΠ°Ρ ΠΎΠ±ΡΠ°Π±ΠΎΡΠΊΠ° netlist Π² ΠΊΠΎΠ½Π΅ΡΠ½ΠΎΠΌ ΠΈΡΠΎΠ³Π΅ ΠΏΠΎΡΠΎΠΆΠ΄Π°Π΅Ρ ΡΠΎΡΠΎΡΠ°Π±Π»ΠΎΠ½Ρ Π΄Π»Ρ Π»ΠΈΡΠΎΠ³ΡΠ°ΡΠΈΠΈ ΠΈΠ»ΠΈ ΠΏΡΠΎΡΠΈΠ²ΠΊΡ Π΄Π»Ρ FPGA.
Verilog Π±ΡΠ» ΡΠΎΠ·Π΄Π°Π½ Phil Moorby ΠΈ Prabhu Goel Π·ΠΈΠΌΠΎΠΉ 1983β1984 Π³ΠΎΠ΄ΠΎΠ² Π² ΡΠΈΡΠΌΠ΅ Automated Integrated Design Systems (Ρ 1985 Π³ΠΎΠ΄Π° Gateway Design Automation) ΠΊΠ°ΠΊ ΡΠ·ΡΠΊ ΠΌΠΎΠ΄Π΅Π»ΠΈΡΠΎΠ²Π°Π½ΠΈΡ Π°ΠΏΠΏΠ°ΡΠ°ΡΡΡΡ. Π 1990 Π³ΠΎΠ΄Ρ Gateway Design Automation Π±ΡΠ»Π° ΠΊΡΠΏΠ»Π΅Π½Π° Cadence Design Systems. ΠΠΎΠΌΠΏΠ°Π½ΠΈΡ Cadence ΠΈΠΌΠ΅Π΅Ρ ΠΏΡΠ°Π²Π° Π½Π° Π»ΠΎΠ³ΠΈΡΠ΅ΡΠΊΠΈΠ΅ ΡΠΈΠΌΡΠ»ΡΡΠΎΡΡ Gatewayβs Verilog ΠΈ Verilog-XL simulator.
ΠΠΎ Π²ΡΠ΅ΠΌΡ ΡΠ²Π΅Π»ΠΈΡΠΈΠ²Π°ΡΡΠ΅ΠΉΡΡ ΠΏΠΎΠΏΡΠ»ΡΡΠ½ΠΎΡΡΠΈ ΡΠ·ΡΠΊΠ° VHDL, Cadence ΠΏΡΠΈΠ½ΡΠ»Π° ΡΠ΅ΡΠ΅Π½ΠΈΠ΅ Π΄ΠΎΠ±ΠΈΡΡΡΡ ΡΡΠ°Π½Π΄Π°ΡΡΠΈΠ·Π°ΡΠΈΠΈ ΡΠ·ΡΠΊΠ°. Cadence ΠΏΠ΅ΡΠ΅Π΄Π°Π»Π° Verilog Π² ΠΎΠ±ΡΠ΅ΡΡΠ²Π΅Π½Π½ΠΎΠ΅ Π΄ΠΎΡΡΠΎΡΠ½ΠΈΠ΅. Verilog Π±ΡΠ» ΠΏΠΎΡΠ»Π°Π½ Π² IEEE ΠΈ ΠΏΡΠΈΠ½ΡΡ ΠΊΠ°ΠΊ ΡΡΠ°Π½Π΄Π°ΡΡ IEEE 1364β1995 (ΡΠ°ΡΡΠΎ Π½Π°Π·ΡΠ²Π°Π΅ΠΌΡΠΉ Verilog-95).
ΠΠΎΠΏΠΎΠ»Π½Π΅Π½ΠΈΡ ΠΊ ΡΠ·ΡΠΊΡ Verilog-95 Π±ΡΠ»ΠΈ ΠΏΡΠΈΠ½ΡΡΡ ΠΊΠ°ΠΊ IEEE 1364β2001 (ΠΈΠ»ΠΈ Verilog-2001).
Verilog-2001 ΡΠ²Π»ΡΠ΅ΡΡΡ Π·Π½Π°ΡΠΈΡΠ΅Π»ΡΠ½ΠΎ ΠΎΠ±Π½ΠΎΠ²Π»Π΅Π½Π½ΡΠΌ ΠΏΠΎ ΡΡΠ°Π²Π½Π΅Π½ΠΈΡ Ρ Verilog-95. ΠΠΎ-ΠΏΠ΅ΡΠ²ΡΡ , ΠΎΠ½ Π΄ΠΎΠ±Π°Π²ΠΈΠ» ΠΏΠΎΠ΄Π΄Π΅ΡΠΆΠΊΡ Π·Π½Π°ΠΊΠΎΠ²ΡΡ ΠΏΠ΅ΡΠ΅ΠΌΠ΅Π½Π½ΡΡ (Π² ΡΠΎΡΠΌΠ°ΡΠ΅ Π΄ΠΎΠΏΠΎΠ»Π½ΠΈΡΠ΅Π»ΡΠ½ΠΎΠ³ΠΎ ΠΊΠΎΠ΄Π°). ΠΡΠ΅ΠΆΠ΄Π΅ Π°Π²ΡΠΎΡΠ°ΠΌ ΠΊΠΎΠ΄Π° ΠΏΡΠΈΡ ΠΎΠ΄ΠΈΠ»ΠΎΡΡ ΡΠ΅Π°Π»ΠΈΠ·ΠΎΠ²ΡΠ²Π°ΡΡ Π·Π½Π°ΠΊΠΎΠ²ΡΠ΅ ΠΎΠΏΠ΅ΡΠ°ΡΠΈΠΈ Ρ ΠΈΡΠΏΠΎΠ»ΡΠ·ΠΎΠ²Π°Π½ΠΈΠ΅ΠΌ Π±ΠΎΠ»ΡΡΠΎΠ³ΠΎ ΠΊΠΎΠ»ΠΈΡΠ΅ΡΡΠ²Π° Π±ΠΈΡΠΎΠ²ΡΡ Π»ΠΎΠ³ΠΈΡΠ΅ΡΠΊΠΈΡ ΠΎΠΏΠ΅ΡΠ°ΡΠΈΠΉ. Π’Π° ΠΆΠ΅ ΡΡΠ½ΠΊΡΠΈΠΎΠ½Π°Π»ΡΠ½ΠΎΡΡΡ Π½Π° Verilog-2001 ΠΎΠΏΠΈΡΡΠ²Π°Π΅ΡΡΡ Π²ΡΡΡΠΎΠ΅Π½Π½ΡΠΌΠΈ ΠΎΠΏΠ΅ΡΠ°ΡΠΎΡΠ°ΠΌΠΈ ΡΠ·ΡΠΊΠ°:
Verilog-2001 ΡΠ²Π»ΡΠ΅ΡΡΡ ΡΠ°ΠΌΡΠΌ ΡΠ°ΡΡΠΎ ΠΈΡΠΏΠΎΠ»ΡΠ·ΡΠ΅ΠΌΡΠΌ Π΄ΠΈΠ°Π»Π΅ΠΊΡΠΎΠΌ ΡΠ·ΡΠΊΠ° ΠΈ ΠΏΠΎΠ΄Π΄Π΅ΡΠΆΠΈΠ²Π°Π΅ΡΡΡ Π² Π±ΠΎΠ»ΡΡΠΈΠ½ΡΡΠ²Π΅ ΠΊΠΎΠΌΠΌΠ΅ΡΡΠ΅ΡΠΊΠΈΡ Π‘ΠΠΠ Π΄Π»Ρ ΡΠ»Π΅ΠΊΡΡΠΎΠ½ΠΈΠΊΠΈ (ΡΠΌ. EDA).
Verilog 2005 (ΡΡΠ°Π½Π΄Π°ΡΡ IEEE 1364β2005) Π΄ΠΎΠ±Π°Π²ΠΈΠ» Π½Π΅Π±ΠΎΠ»ΡΡΠΈΠ΅ ΠΈΡΠΏΡΠ°Π²Π»Π΅Π½ΠΈΡ, ΡΡΠΎΡΠ½Π΅Π½ΠΈΡ ΡΠΏΠ΅ΡΠΈΡΠΈΠΊΠ°ΡΠΈΠΉ ΠΈ Π½Π΅ΡΠΊΠΎΠ»ΡΠΊΠΎ Π½ΠΎΠ²ΡΡ ΡΠΈΠ½ΡΠ°ΠΊΡΠΈΡΠ΅ΡΠΊΠΈΡ ΠΊΠΎΠ½ΡΡΡΡΠΊΡΠΈΠΉ, Π½Π°ΠΏΡΠΈΠΌΠ΅Ρ, ΠΊΠ»ΡΡΠ΅Π²ΠΎΠ΅ ΡΠ»ΠΎΠ²ΠΎ uwire.
ΠΡΠ΄Π΅Π»ΡΠ½Π°Ρ ΠΎΡ ΡΡΠ°Π½Π΄Π°ΡΡΠ° ΡΠ°ΡΡΡ, Verilog-AMS, ΠΏΠΎΠ·Π²ΠΎΠ»ΡΠ΅Ρ ΠΌΠΎΠ΄Π΅Π»ΠΈΡΠΎΠ²Π°ΡΡ Π°Π½Π°Π»ΠΎΠ³ΠΎΠ²ΡΠ΅ ΠΈ Π°Π½Π°Π»ΠΎΠ³ΠΎ-ΡΠΈΡΡΠΎΠ²ΡΠ΅ ΡΡΡΡΠΎΠΉΡΡΠ²Π°.
ΠΡΠ½ΠΎΠ²Π½Π°Ρ ΡΡΠ°ΡΡΡ: SystemVerilog
SystemVerilog ΡΠ²Π»ΡΠ΅ΡΡΡ Π½Π°Π΄ΠΌΠ½ΠΎΠΆΠ΅ΡΡΠ²ΠΎΠΌ Verilog-2005, Ρ ΠΌΠ½ΠΎΠ³ΠΈΠΌΠΈ Π½ΠΎΠ²ΡΠΌΠΈ Π²ΠΎΠ·ΠΌΠΎΠΆΠ½ΠΎΡΡΡΠΌΠΈ Π΄Π»Ρ Π²Π΅ΡΠΈΡΠΈΠΊΠ°ΡΠΈΠΈ ΠΈ ΠΌΠΎΠ΄Π΅Π»ΠΈΡΠΎΠ²Π°Π½ΠΈΡ ΡΠ°Π·ΡΠ°Π±ΠΎΡΠΎΠΊ.
ΠΡΠΎΠ³ΡΠ°ΠΌΠΌΠ° Hello, world! (Π½Π΅ ΡΠ²Π»ΡΠ΅ΡΡΡ ΡΠΈΠ½ΡΠ΅Π·ΠΈΡΡΠ΅ΠΌΠΎΠΉ)
module main; initial begin $display("Hello world!"); $finish; end endmodule
ΠΠ²Π° ΠΏΡΠΎΡΡΡΡ ΠΏΠΎΡΠ»Π΅Π΄ΠΎΠ²Π°ΡΠ΅Π»ΡΠ½ΠΎ ΡΠΎΠ΅Π΄ΠΈΠ½ΡΠ½Π½ΡΡ ΡΡΠΈΠ³Π³Π΅ΡΠ°:
module toplevel(clock,reset); input clock; input reset; reg flop1; reg flop2; always @ (posedge reset or posedge clock) if (reset) begin flop1 <= 0; flop2 <= 1; end else begin flop1 <= flop2; flop2 <= flop1; end endmodule
IEEE Std 1364β2001Β β ΡΡΠ°Π½Π΄Π°ΡΡ Π½Π° Verilog 2001
Π’ΠΈΠΏ | Π‘ΠΈΠΌΠ²ΠΎΠ»Π° | ΠΡΠΏΠΎΠ»Π½ΡΠ΅ΠΌΠ°Ρ ΠΎΠΏΠ΅ΡΠ°ΡΠΈΡ |
---|---|---|
ΠΠΎΠ±ΠΈΡΠΎΠ²ΡΠ΅ | ~ | ΠΠ½Π²Π΅ΡΡΠΈΡ |
& | ΠΠΎΠ±ΠΈΡΠΎΠ²ΠΎΠ΅ AND | |
| | ΠΠΎΠ±ΠΈΡΠΎΠ²ΠΎΠ΅ OR | |
^ | ΠΠΎΠ±ΠΈΡΠΎΠ²ΠΎΠ΅ XOR | |
~^ ΠΈΠ»ΠΈ ^~ | ΠΠΎΠ±ΠΈΡΠΎΠ²ΠΎΠ΅ XNOR | |
ΠΠΎΠ³ΠΈΡΠ΅ΡΠΊΠΈΠ΅ | Β ! | NOT |
&& | AND | |
|| | OR | |
Π Π΅Π΄ΡΠΊΡΠΈΡ | & | Π Π΅Π΄ΡΡΠΈΡΠΎΠ²Π°Π½Π½ΠΎΠ΅ AND |
~& | Π Π΅Π΄ΡΡΠΈΡΠΎΠ²Π°Π½Π½ΠΎΠ΅ NAND | |
| | Π Π΅Π΄ΡΡΠΈΡΠΎΠ²Π°Π½Π½ΠΎΠ΅ OR | |
~| | Π Π΅Π΄ΡΡΠΈΡΠΎΠ²Π°Π½Π½ΠΎΠ΅ NOR | |
^ | Π Π΅Π΄ΡΡΠΈΡΠΎΠ²Π°Π½Π½ΠΎΠ΅ XOR | |
~^ ΠΈΠ»ΠΈ ^~ | Π Π΅Π΄ΡΡΠΈΡΠΎΠ²Π°Π½Π½ΠΎΠ΅ XNOR | |
ΠΡΠΈΡΠΌΠ΅ΡΠΈΡΠ΅ΡΠΊΠΈΠ΅ | + | Π‘Π»ΠΎΠΆΠ΅Π½ΠΈΠ΅ |
— | ΠΡΡΠΈΡΠ°Π½ΠΈΠ΅ | |
— | 2’s complement | |
* | Π£ΠΌΠ½ΠΎΠΆΠ΅Π½ΠΈΠ΅ | |
/ | ΠΠ΅Π»Π΅Π½ΠΈΠ΅ | |
** | ΠΠΊΡΠΏΠΎΠ½Π΅Π½ΡΠ° (*Verilog-2001) | |
ΠΡΠ½ΠΎΡΠ΅Π½ΠΈΠ΅ | > | ΠΠΎΠ»ΡΡΠ΅ |
< | ΠΠ΅Π½ΡΡΠ΅ | |
>= | ΠΠΎΠ»ΡΡΠ΅ Π»ΠΈΠ±ΠΎ ΡΠ°Π²Π½ΠΎ | |
<= | ΠΠ΅Π½ΡΡΠ΅ Π»ΠΈΠ±ΠΎ ΡΠ°Π²Π½ΠΎ | |
== | ΠΠΎΠ³ΠΈΡΠ΅ΡΠΊΠΎΠ΅ ΡΠ°Π²Π΅Π½ΡΡΠ²ΠΎ | |
Β != | ΠΠΎΠ³ΠΈΡΠ΅ΡΠΊΠΎΠ΅ Π½Π΅ΡΠ°Π²Π½ΠΎ | |
=== | 4-state Π»ΠΎΠ³ΠΈΡΠ΅ΡΠΊΠΎΠ΅ ΡΠ°Π²Π΅Π½ΡΡΠ²ΠΎ | |
Β !== | 4-state Π»ΠΎΠ³ΠΈΡΠ΅ΡΠΊΠΎΠ΅ Π½Π΅ΡΠ°Π²Π½ΠΎ | |
Π‘Π΄Π²ΠΈΠ³ | >> | ΠΠΎΠ³ΠΈΡΠ΅ΡΠΊΠΈΠΉ ΡΠ΄Π²ΠΈΠ³ Π²ΠΏΡΠ°Π²ΠΎ |
<< | ΠΠΎΠ³ΠΈΡΠ΅ΡΠΊΠΈΠΉ ΡΠ΄Π²ΠΈΠ³ Π²Π»Π΅Π²ΠΎ | |
>>> | ΠΡΠΈΡΠΌΠ΅ΡΠΈΡΠ΅ΡΠΊΠΈΠΉ ΡΠ΄Π²ΠΈΠ³ Π²ΠΏΡΠ°Π²ΠΎ (*Verilog-2001) | |
<<< | ΠΡΠΈΡΠΌΠ΅ΡΠΈΡΠ΅ΡΠΊΠΈΠΉ ΡΠ΄Π²ΠΈΠ³ Π²Π»Π΅Π²ΠΎ (*Verilog-2001) | |
Π‘ΡΠ΅ΠΏΠ»Π΅Π½ΠΈΠ΅ | { , } | Π‘ΡΠ΅ΠΏΠ»Π΅Π½ΠΈΠ΅ |
ΠΠΎΠΏΠΈΡΠΎΠ²Π°Π½ΠΈΠ΅ | {n{m}} | ΠΠΎΠΏΠΈΡΡΠ΅Ρ m Π·Π½Π°ΡΠ΅Π½ΠΈΠ΅ n ΡΠ°Π· |
Π£ΡΠ»ΠΎΠ²ΠΈΠ΅ | Β ?Β : | Π£ΡΠ»ΠΎΠ²ΠΈΠ΅ |
ΠΠ° ΡΠ·ΡΠΊΠ΅ Verilog ΡΠΎΠ·Π΄Π°Π½Ρ ΠΎΠΏΠΈΡΠ°Π½ΠΈΡ ΠΎΡΠΊΡΡΡΡΡ ΠΌΠΈΠΊΡΠΎΠΏΡΠΎΡΠ΅ΡΡΠΎΡΠΎΠ² OpenSPARC T1, T2, S1 Core ΠΈ OpenRISC. ΠΡ ΠΈΡΡ ΠΎΠ΄Π½ΡΠΉ ΠΊΠΎΠ΄ Π΄ΠΎΡΡΡΠΏΠ΅Π½ ΠΏΠΎΠ΄ Π»ΠΈΡΠ΅Π½Π·ΠΈΡΠΌΠΈ LGPL ΠΈ GPL.
biograf.academic.ru
Π―Π·ΡΠΊΠΈ VHDL ΠΈ Verilog (Verilog HDL) ΠΎΡΠ½ΠΎΡΡΡΡΡ, Π² ΠΎΡΠ»ΠΈΡΠΈΠ΅ ΠΎΡ ΡΠ·ΡΠΊΠ° Argus, ΠΊ ΡΠ·ΡΠΊΠ°ΠΌ ΠΎΠΏΠΈΡΠ°Π½ΠΈΡ Π°ΠΏΠΏΠ°ΡΠ°ΡΡΡΡ. ΠΠΎΡΡΠΎΠΌΡ ΠΈΡ Π½Π΅Π»ΡΠ·Ρ Π½Π°ΠΏΡΡΠΌΡΡ ΡΡΠ°Π²Π½ΠΈΠ²Π°ΡΡ Ρ Argus — ΠΎΠ½ΠΈ ΠΏΡΠ΅Π΄Π½Π°Π·Π½Π°ΡΠ΅Π½Ρ Π½Π΅ Π΄Π»Ρ Π½Π°ΠΏΠΈΡΠ°Π½ΠΈΡ ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌ Π΄Π»Ρ FPGA ΠΈ Π΄Ρ. Π‘ΠΠΠ‘, Π° Π΄Π»Ρ ΠΏΡΠΎΠ΅ΠΊΡΠΈΡΠΎΠ²Π°Π½ΠΈΡ Π»ΠΎΠ³ΠΈΠΊΠΈ ΡΠ°ΠΌΠΈΡ ΡΡΠΈΡ ΡΡΡΡΠΎΠΉΡΡΠ². ΠΡΠΈ ΡΠ·ΡΠΊΠΈ ΠΏΡΠ΅Π΄Π½Π°Π·Π½Π°ΡΠ΅Π½Ρ Π΄Π»Ρ ΠΌΠΎΠ΄Π΅Π»ΠΈΡΠΎΠ²Π°Π½ΠΈΡ ΡΠ»Π΅ΠΊΡΡΠΎΠ½Π½ΡΡ ΡΡ Π΅ΠΌ Π½Π° ΡΡΠΎΠ²Π½ΡΡ Π²Π΅Π½ΡΠΈΠ»ΡΠ½ΠΎΠΌ, ΡΠ΅Π³ΠΈΡΡΡΠΎΠ²ΡΡ ΠΏΠ΅ΡΠ΅Π΄Π°Ρ, ΠΊΠΎΡΠΏΡΡΠΎΠ² ΠΌΠΈΠΊΡΠΎΡΡ Π΅ΠΌ. ΠΠΎΡΡΠΎΠΌΡ ΡΡΠΈ ΡΠ·ΡΠΊΠΈ ΠΌΠΎΠΆΠ½ΠΎ Π½Π°Π·Π²Π°ΡΡ ΡΠ·ΡΠΊΠ°ΠΌΠΈ ΡΠΊΠ²ΠΎΠ·Π½ΠΎΠ³ΠΎ ΡΡΠ½ΠΊΡΠΈΠΎΠ½Π°Π»ΡΠ½ΠΎ-Π»ΠΎΠ³ΠΈΡΠ΅ΡΠΊΠΎΠ³ΠΎ ΠΏΡΠΎΠ΅ΠΊΡΠΈΡΠΎΠ²Π°Π½ΠΈΡ.
VHDL (Very high speed integrated circuits Hardware Description Language) Π±ΡΠ» ΡΠ°Π·ΡΠ°Π±ΠΎΡΠ°Π½ Π² 1983 Π³. ΠΏΠΎ Π·Π°ΠΊΠ°Π·Ρ ΠΠ΅Π½ΡΠ°Π³ΠΎΠ½Π° Ρ ΡΠ΅Π»ΡΡ ΡΠΎΡΠΌΠ°Π»ΡΠ½ΠΎΠ³ΠΎ ΠΎΠΏΠΈΡΠ°Π½ΠΈΡ Π»ΠΎΠ³ΠΈΡΠ΅ΡΠΊΠΈΡ ΡΡ Π΅ΠΌ Π΄Π»Ρ Π²ΡΠ΅Ρ ΡΡΠ°ΠΏΠΎΠ² ΡΠ°Π·ΡΠ°Π±ΠΎΡΠΊΠΈ ΡΠ»Π΅ΠΊΡΡΠΎΠ½Π½ΡΡ ΡΠΈΡΡΠ΅ΠΌ. ΠΠ΅ΡΠ²ΡΠΉ ΡΡΠ°Π½Π΄Π°ΡΡ Π±ΡΠ» ΡΡΠ²Π΅ΡΠΆΠ΄ΡΠ½ Π² 1987 Π³., ΠΏΠΎΡΠ»Π΅Π΄Π½ΠΈΠΉ ΠΈΠ· ΠΈΠ·Π²Π΅ΡΡΠ½ΡΡ — Π² 2002 Π³.
Verilog HDL Π±ΡΠ» ΡΠ°Π·ΡΠ°Π±ΠΎΡΠ°Π½ ΡΠΈΡΠΌΠΎΠΉ Gateway Design Automaton ΠΊΠ°ΠΊ Π²Π½ΡΡΡΠ΅Π½Π½ΠΈΠΉ ΡΠ·ΡΠΊ ΡΠΈΠΌΡΠ»ΡΡΠΈΠΈ. Cadence ΠΏΡΠΈΠΎΠ±ΡΠ΅Π»Π° Gateway Π² 1989 Π³. ΠΈ ΠΎΡΠΊΡΡΠ»Π° Verilog Π΄Π»Ρ ΠΎΠ±ΡΠ΅ΡΡΠ²Π΅Π½Π½ΠΎΠ³ΠΎ ΠΈΡΠΏΠΎΠ»ΡΠ·ΠΎΠ²Π°Π½ΠΈΡ. Π 1995 Π³. Π±ΡΠ» ΠΎΠΏΡΠ΅Π΄Π΅Π»Π΅Π½ ΡΡΠ°Π½Π΄Π°ΡΡ ΡΠ·ΡΠΊΠ° — Verilog LRM (Language Reference Manual), IEEE1364-1995, Π° ΠΏΠΎΡΠ»Π΅Π΄Π½ΠΈΠΉ ΠΈΠ· ΠΈΠ·Π²Π΅ΡΡΠ½ΡΡ — Π² 2001 Π³.
ΠΠ΅ΡΠ²ΠΎΠ½Π°ΡΠ°Π»ΡΠ½ΠΎ VHDL ΠΏΡΠ΅Π΄Π½Π°Π·Π½Π°ΡΠ°Π»ΡΡ Π΄Π»Ρ ΠΌΠΎΠ΄Π΅Π»ΠΈΡΠΎΠ²Π°Π½ΠΈΡ (ΡΡΠΎ ΠΈ ΠΎΠ±ΡΡΡΠ½ΡΠ΅Ρ Π΅Π³ΠΎ Π±ΠΎΠ»ΡΡΡΡ ΡΠ½ΠΈΠ²Π΅ΡΡΠ°Π»ΡΠ½ΠΎΡΡΡ), Π½ΠΎ ΠΏΠΎΠ·Π΄Π½Π΅Π΅ ΠΈΠ· Π½Π΅Π³ΠΎ Π±ΡΠ»ΠΎ Π²ΡΠ΄Π΅Π»Π΅Π½ΠΎ ΡΠΈΠ½ΡΠ΅Π·ΠΈΡΡΠ΅ΠΌΠΎΠ΅ ΠΏΠΎΠ΄ΠΌΠ½ΠΎΠΆΠ΅ΡΡΠ²ΠΎ. ΠΠ°ΠΏΠΈΡΠ°Π½ΠΈΠ΅ Π°Π»Π³ΠΎΡΠΈΡΠΌΠΈΡΠ΅ΡΠΊΠΎΠΉ ΠΌΠΎΠ΄Π΅Π»ΠΈ Π½Π° ΡΠΈΠ½ΡΠ΅Π·ΠΈΡΡΠ΅ΠΌΠΎΠΌ ΠΏΠΎΠ΄ΠΌΠ½ΠΎΠΆΠ΅ΡΡΠ²Π΅ Π³Π°ΡΠ°Π½ΡΠΈΡΡΠ΅Ρ Π°Π²ΡΠΎΠΌΠ°ΡΠΈΡΠ΅ΡΠΊΠΈΠΉ ΡΠΈΠ½ΡΠ΅Π· ΠΏΠΎ ΡΡΠΎΠΉ ΠΌΠΎΠ΄Π΅Π»ΠΈ Π°Π»Π³ΠΎΡΠΈΡΠΌΠΈΡΠ΅ΡΠΊΠΎΠΉ ΡΡ Π΅ΠΌΡ. ΠΠ½Π°Π»ΠΎΠ³ΠΈΡΠ½Π°Ρ ΠΏΠΎΠ΄Π΄Π΅ΡΠΆΠΊΠ° ΡΡΡΠ΅ΡΡΠ²ΡΠ΅Ρ ΠΈ Π΄Π»Ρ Verilog.
Π Π±ΠΎΠ»Π΅Π΅ ΠΏΡΠΎΡΡΠΎΠΌ ΡΠ·ΡΠΊΠ΅ Verilog ΠΏΠΎΠ΄Π΄Π΅ΡΠΆΠΈΠ²Π°ΡΡΡΡ ΡΠΎΠ»ΡΠΊΠΎ ΡΠ°ΠΌΡΠ΅ ΠΏΡΠΎΡΡΡΠ΅ ΡΠΈΠΏΡ Π΄Π°Π½Π½ΡΡ — ΡΠ΅Π»ΡΠ΅ (32-Π±ΠΈΡ ΡΠΎ Π·Π½Π°ΠΊΠΎΠΌ), Π΄Π΅ΠΉΡΡΠ²ΠΈΡΠ΅Π»ΡΠ½ΡΠ΅ (Ρ ΠΏΠ»Π°Π²Π°ΡΡΠ΅ΠΉ Π·Π°ΠΏΡΡΠΎΠΉ), Π° ΡΠ°ΠΊΠΆΠ΅ ΡΠΏΠ΅ΡΠΈΡΠΈΡΠ΅ΡΠΊΠΈΠ΅ ΡΠΈΠΏΡ «Π²ΡΠ΅ΠΌΡ» ΠΈ «ΡΠΎΠ±ΡΡΠΈΠ΅». Π VHDL ΡΠΈΡΠ΅ Π½Π°Π±ΠΎΡ Π±Π°Π·ΠΎΠ²ΡΡ ΡΠΈΠΏΠΎΠ², ΠΈ, ΠΊΡΠΎΠΌΠ΅ ΡΡΠΎΠ³ΠΎ, ΠΏΡΠΎΠ΅ΠΊΡΠΈΡΠΎΠ²ΡΠΈΠΊ ΠΌΠΎΠΆΠ΅Ρ ΡΠΎΠ·Π΄Π°Π²Π°ΡΡ ΡΠ²ΠΎΠΈ ΡΠΈΠΏΡ Π΄Π°Π½Π½ΡΡ , Π° Π² Verilog ΡΡΠΎΠ³ΠΎ Π΄Π΅Π»Π°ΡΡ Π½Π΅Π»ΡΠ·Ρ. ΠΠ°Π΄ΠΎ ΠΎΡΠΌΠ΅ΡΠΈΡΡ, ΡΡΠΎ ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΠΈΡΡΡΡΡΡ-ΡΠΎ Π² ΡΡΠΈΡ ΡΠ·ΡΠΊΠ°Ρ ΠΊΠ°ΠΊ Π΄Π°Π½Π½ΡΠ΅ Π½Π΅ ΡΠ»Π΅ΠΌΠ΅Π½ΡΡ ΠΏΠ°ΠΌΡΡΠΈ, Π° ΡΠΈΠ³Π½Π°Π»Ρ. Π Verilog, Π½Π°ΠΏΡΠΈΠΌΠ΅Ρ, ΠΎΠ½ΠΈ Π±ΡΠ²Π°ΡΡ ΡΠΎΠ»ΡΠΊΠΎ ΡΠ΅ΠΏΠ½ΡΠΌΠΈ ΠΈ ΡΠ΅Π³ΠΈΡΡΡΠΎΠ²ΡΠΌΠΈ (ΠΏΠΎΡΠ»Π΅Π΄Π½ΠΈΠ΅ ΠΌΠΎΠ³ΡΡ Π·Π°ΠΏΠΎΠΌΠΈΠ½Π°ΡΡΡΡ Π³Π΄Π΅-ΡΠΎ).
Π VHDL ΡΠΈΠ½ΡΠ°ΠΊΡΠΈΡ ΠΏΠΎΠ·Π²ΠΎΠ»ΡΠ΅Ρ ΠΎΠΏΠΈΡΡΠ²Π°ΡΡ ΠΌΠΎΠ΄Π΅Π»Ρ Π² ΡΠ°Π·Π½ΡΡ ΡΡΠΈΠ»ΡΡ (ΡΡΡΡΠΊΡΡΡΠ½ΠΎΠ΅, ΠΏΠΎΡΠΎΠΊΠΎΠ²ΠΎΠ΅, ΠΏΠΎΠ²Π΅Π΄Π΅Π½ΡΠ΅ΡΠΊΠΎΠ΅ ΠΎΠΏΠΈΡΠ°Π½ΠΈΡ), Π° ΡΠ°ΠΊΠΆΠ΅ Π²ΡΡΡΠ°ΠΈΠ²Π°ΡΡ Π² ΠΎΠΏΠΈΡΠ°Π½ΠΈΠ΅ ΡΡΠ°Π³ΠΌΠ΅Π½ΡΡ ΡΠ·ΡΠΊΠΎΠ² ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΠΈΡΠΎΠ²Π°Π½ΠΈΡ Π²ΡΡΠΎΠΊΠΎΠ³ΠΎ ΡΡΠΎΠ²Π½Ρ (Π‘ΠΈ, ΠΠ°ΡΠΊΠ°Π»Ρ). ΠΡΠΈΠΌ ΠΈ Π΄ΠΎΡΡΠΈΠ³Π°Π΅ΡΡΡ Π΅Π³ΠΎ Π±ΠΎΠ»ΡΡΠ°Ρ ΡΠ½ΠΈΠ²Π΅ΡΡΠ°Π»ΡΠ½ΠΎΡΡΡ ΠΈ ΠΏΡΠΈΠΌΠ΅Π½ΡΠ΅ΠΌΠΎΡΡΡ Π½Π΅ ΡΠΎΠ»ΡΠΊΠΎ Π΄Π»Ρ ΠΎΠΏΠΈΡΠ°Π½ΠΈΡ Π°ΡΡ ΠΈΡΠ΅ΠΊΡΡΡ Π²ΡΡΠΈΡΠ»ΠΈΡΠ΅Π»ΡΠ½ΡΡ ΡΠΈΡΡΠ΅ΠΌ. ΠΠ°ΠΏΡΠΈΠΌΠ΅Ρ, ΠΌΠΎΠ΄Π΅Π»ΠΈΡΠΎΠ²Π°Π½ΠΈΠ΅ ΡΠ°Π·Π½ΡΡ ΡΠΈΠ·ΠΈΡΠ΅ΡΠΊΠΈΡ ΡΠΈΡΡΠ΅ΠΌ Ρ Π½Π΅Π³ΠΎ ΠΈΠΌΠ΅Π΅Ρ ΠΏΠΎΠ΄Π΄Π΅ΡΠΆΠΊΡ Π² Π²ΠΈΠ΄Π΅ ΡΠΈΠΏΠΎΠ² Ρ ΡΠΈΠ·ΠΈΡΠ΅ΡΠΊΠΈΠΌΠΈ ΡΠ°Π·ΠΌΠ΅ΡΠ½ΠΎΡΡΡΠΌΠΈ.
Verilog ΡΠ°ΠΊΠΆΠ΅ ΠΏΠΎΠ΄Π΄Π΅ΡΠΆΠΈΠ²Π°Π΅Ρ ΡΠ°Π·Π½ΡΠ΅ ΠΎΠΏΠΈΡΠ°Π½ΠΈΡ ΠΌΠΎΠ΄Π΅Π»ΠΈ ΡΠΈΡΡΠ΅ΠΌΡ, Π½ΠΎ ΠΈΠ½ΡΠ΅ΡΡΠ΅ΠΉΡΠ° Ρ ΠΎΠ±ΡΡΠ½ΡΠΌΠΈ ΡΠ·ΡΠΊΠ°ΠΌΠΈ ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΠΈΡΠΎΠ²Π°Π½ΠΈΡ Ρ Π½Π΅Π³ΠΎ Π½Π΅Ρ.
ΠΠ΅ΡΠΌΠΎΡΡΡ Π½Π° ΠΏΠΎΡ ΠΎΠΆΠΈΠ΅ Π½Π°Π·Π²Π°Π½ΠΈΡ, Verilog HDL ΠΈ VHDL — ΡΠ°Π·Π»ΠΈΡΠ½ΡΠ΅ ΡΠ·ΡΠΊΠΈ. Verilog — Π΄ΠΎΡΡΠ°ΡΠΎΡΠ½ΠΎ ΠΏΡΠΎΡΡΠΎΠΉ ΡΠ·ΡΠΊ, ΡΡ ΠΎΠ΄Π½ΡΠΉ Ρ ΡΠ·ΡΠΊΠΎΠΌ ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΠΈΡΠΎΠ²Π°Π½ΠΈΡ Π‘ΠΈ — ΠΊΠ°ΠΊ ΠΏΠΎ ΡΠΈΠ½ΡΠ°ΠΊΡΠΈΡΡ, ΡΠ°ΠΊ ΠΈ ΠΏΠΎ «ΠΈΠ΄Π΅ΠΎΠ»ΠΎΠ³ΠΈΠΈ». ΠΠ°Π»ΠΎΠ΅ ΠΊΠΎΠ»ΠΈΡΠ΅ΡΡΠ²ΠΎ ΡΠ»ΡΠΆΠ΅Π±Π½ΡΡ ΡΠ»ΠΎΠ² ΠΈ ΠΏΡΠΎΡΡΠΎΡΠ° ΠΎΡΠ½ΠΎΠ²Π½ΡΡ ΠΊΠΎΠ½ΡΡΡΡΠΊΡΠΈΠΉ ΡΠΏΡΠΎΡΠ°ΡΡ ΠΈΠ·ΡΡΠ΅Π½ΠΈΠ΅ ΠΈ ΠΏΠΎΠ·Π²ΠΎΠ»ΡΡΡ ΠΈΡΠΏΠΎΠ»ΡΠ·ΠΎΠ²Π°ΡΡ Verilog Π² ΡΠ΅Π»ΡΡ ΠΎΠ±ΡΡΠ΅Π½ΠΈΡ. ΠΠΎ Π² ΡΠΎ ΠΆΠ΅ Π²ΡΠ΅ΠΌΡ ΡΡΠΎ ΡΡΡΠ΅ΠΊΡΠΈΠ²Π½ΡΠΉ ΠΈ ΡΠΏΠ΅ΡΠΈΠ°Π»ΠΈΠ·ΠΈΡΠΎΠ²Π°Π½Π½ΡΠΉ ΡΠ·ΡΠΊ. VHDL ΠΎΠ±Π»Π°Π΄Π°Π΅Ρ Π±ΠΎΠ»ΡΡΠ΅ΠΉ ΡΠ½ΠΈΠ²Π΅ΡΡΠ°Π»ΡΠ½ΠΎΡΡΡΡ ΠΈ ΠΌΠΎΠΆΠ΅Ρ Π±ΡΡΡ ΠΈΡΠΏΠΎΠ»ΡΠ·ΠΎΠ²Π°Π½ Π½Π΅ ΡΠΎΠ»ΡΠΊΠΎ Π΄Π»Ρ ΠΎΠΏΠΈΡΠ°Π½ΠΈΡ ΠΌΠΎΠ΄Π΅Π»Π΅ΠΉ ΡΠΈΡΡΠΎΠ²ΡΡ ΡΠ»Π΅ΠΊΡΡΠΎΠ½Π½ΡΡ ΡΡ Π΅ΠΌ, Π½ΠΎ ΠΈ Π΄Π»Ρ Π΄ΡΡΠ³ΠΈΡ ΠΌΠΎΠ΄Π΅Π»Π΅ΠΉ. ΠΠ΄Π½Π°ΠΊΠΎ ΠΈΠ·-Π·Π° ΡΠ²ΠΎΠΈΡ ΡΠ°ΡΡΠΈΡΠ΅Π½Π½ΡΡ Π²ΠΎΠ·ΠΌΠΎΠΆΠ½ΠΎΡΡΠ΅ΠΉ VHDL ΠΏΡΠΎΠΈΠ³ΡΡΠ²Π°Π΅Ρ Π² ΡΡΡΠ΅ΠΊΡΠΈΠ²Π½ΠΎΡΡΠΈ ΠΈ ΠΏΡΠΎΡΡΠΎΡΠ΅, ΡΠΎ Π΅ΡΡΡ Π½Π° ΠΎΠΏΠΈΡΠ°Π½ΠΈΠ΅ ΠΎΠ΄Π½ΠΎΠΉ ΠΈ ΡΠΎΠΉ ΠΆΠ΅ ΠΊΠΎΠ½ΡΡΡΡΠΊΡΠΈΠΈ Π² Verilog ΠΏΠΎΡΡΠ΅Π±ΡΠ΅ΡΡΡ Π² 3β4 ΡΠ°Π·Π° ΠΌΠ΅Π½ΡΡΠ΅ ΡΠΈΠΌΠ²ΠΎΠ»ΠΎΠ² (ASCII), ΡΠ΅ΠΌ Π² VHDL.
ΠΠ±Π° ΡΠ·ΡΠΊΠ° ΠΏΠΎΠ΄Π΄Π΅ΡΠΆΠΈΠ²Π°ΡΡΡΡ Π² ΠΊΠ°ΡΠ΅ΡΡΠ²Π΅ ΡΡΠ°Π½Π΄Π°ΡΡΠΎΠ² Π±ΠΎΠ»ΡΡΠΈΠΌ ΠΊΠΎΠ»ΠΈΡΠ΅ΡΡΠ²ΠΎΠΌ ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΠ½ΡΡ ΠΏΡΠΎΠ΄ΡΠΊΡΠΎΠ², Π² ΡΠΎΠΌ ΡΠΈΡΠ»Π΅ ΠΈ open source, Π² ΠΎΠ±Π»Π°ΡΡΠΈ Π‘ΠΠΠ . ΠΠΌΠ΅ΡΡΡΡ ΠΈ ΠΊΠΎΠΌΠΏΠΈΠ»ΡΡΠΎΡΡ, ΠΈ ΡΠΈΠΌΡΠ»ΡΡΠΎΡΡ Π΄Π»Ρ ΠΎΠ±ΠΎΠΈΡ ΡΠ·ΡΠΊΠΎΠ², Π² ΡΠΎΠΌ ΡΠΈΡΠ»Π΅, Π½Π°ΠΏΡΠΈΠΌΠ΅Ρ, ΠΈ Ρ ΠΏΠ΅ΡΠ²ΠΎΠ³ΠΎ ΡΠ·ΡΠΊΠ° Π½Π° Π²ΡΠΎΡΠΎΠΉ. ΠΠΌΠ΅Π½Π½ΠΎ ΡΡΠΈ ΡΠ·ΡΠΊΠΈ ΠΈΡΠΏΠΎΠ»ΡΠ·ΡΡΡΡΡ ΠΏΡΠΈ ΠΏΡΠΎΠ΅ΠΊΡΠΈΡΠΎΠ²Π°Π½ΠΈΠΈ (Ρ ΠΏΠΎΠΌΠΎΡΡΡ ΡΠΎΠ²ΡΠ΅ΠΌΠ΅Π½Π½ΡΡ ΡΡΠ΅Π΄ΡΡΠ² Π‘ΠΠΠ Π²Π΅Π΄ΡΡΠΈΠΌΠΈ ΠΏΡΠΎΠΈΠ·Π²ΠΎΠ΄ΠΈΡΠ΅Π»ΡΠΌΠΈ FPGA) Π½Π΅ ΡΠΎΠ»ΡΠΊΠΎ ΡΠ°ΠΌΠΈΡ Π‘ΠΠΠ‘, Π½ΠΎ ΠΈ Π³ΠΎΡΠΎΠ²ΡΡ ΠΌΠΎΠ΄ΡΠ»Π΅ΠΉ (ΡΠ΄Π΅Ρ), ΠΌΠ΅Π³Π°ΡΡΠ½ΠΊΡΠΈΠΉ (megafunctions), ΠΏΡΠ΅Π΄Π½Π°Π·Π½Π°ΡΠ΅Π½Π½ΡΡ Π΄Π»Ρ ΡΠ΅ΡΠ΅Π½ΠΈΡ Π΄ΠΎΡΡΠ°ΡΠΎΡΠ½ΠΎ ΡΠ»ΠΎΠΆΠ½ΡΡ Π·Π°Π΄Π°Ρ ΠΎΠ±ΡΠ°Π±ΠΎΡΠΊΠΈ ΡΠΈΠ³Π½Π°Π»ΠΎΠ².
Β© ΠΠ°Π±ΠΎΡΠ°ΡΠΎΡΠΈΡ ΠΠ°ΡΠ°Π»Π»Π΅Π»ΡΠ½ΡΡ
ΠΈΠ½ΡΠΎΡΠΌΠ°ΡΠΈΠΎΠ½Π½ΡΡ
ΡΠ΅Ρ
Π½ΠΎΠ»ΠΎΠ³ΠΈΠΉ ΠΠΠΠ¦ ΠΠΠ£
parallel.ru
ΠΠ°ΡΠ΅ΡΠΈΠ°Π» ΠΈΠ· ΠΠΈΠΊΠΈΠΏΠ΅Π΄ΠΈΠΈ β ΡΠ²ΠΎΠ±ΠΎΠ΄Π½ΠΎΠΉ ΡΠ½ΡΠΈΠΊΠ»ΠΎΠΏΠ΅Π΄ΠΈΠΈ
Π’Π΅ΠΊΡΡΠ°Ρ Π²Π΅ΡΡΠΈΡ ΡΡΡΠ°Π½ΠΈΡΡ ΠΏΠΎΠΊΠ° Π½Π΅ ΠΏΡΠΎΠ²Π΅ΡΡΠ»Π°ΡΡ ΠΎΠΏΡΡΠ½ΡΠΌΠΈ ΡΡΠ°ΡΡΠ½ΠΈΠΊΠ°ΠΌΠΈ ΠΈ ΠΌΠΎΠΆΠ΅Ρ Π·Π½Π°ΡΠΈΡΠ΅Π»ΡΠ½ΠΎ ΠΎΡΠ»ΠΈΡΠ°ΡΡΡΡ ΠΎΡ Π²Π΅ΡΡΠΈΠΈ, ΠΏΡΠΎΠ²Π΅ΡΠ΅Π½Π½ΠΎΠΉ 19 Π°Π²Π³ΡΡΡΠ° 2015; ΠΏΡΠΎΠ²Π΅ΡΠΊΠΈ ΡΡΠ΅Π±ΡΡΡ 17 ΠΏΡΠ°Π²ΠΎΠΊ. Π’Π΅ΠΊΡΡΠ°Ρ Π²Π΅ΡΡΠΈΡ ΡΡΡΠ°Π½ΠΈΡΡ ΠΏΠΎΠΊΠ° Π½Π΅ ΠΏΡΠΎΠ²Π΅ΡΡΠ»Π°ΡΡ ΠΎΠΏΡΡΠ½ΡΠΌΠΈ ΡΡΠ°ΡΡΠ½ΠΈΠΊΠ°ΠΌΠΈ ΠΈ ΠΌΠΎΠΆΠ΅Ρ Π·Π½Π°ΡΠΈΡΠ΅Π»ΡΠ½ΠΎ ΠΎΡΠ»ΠΈΡΠ°ΡΡΡΡ ΠΎΡ Π²Π΅ΡΡΠΈΠΈ, ΠΏΡΠΎΠ²Π΅ΡΠ΅Π½Π½ΠΎΠΉ 19 Π°Π²Π³ΡΡΡΠ° 2015; ΠΏΡΠΎΠ²Π΅ΡΠΊΠΈ ΡΡΠ΅Π±ΡΡΡ 17 ΠΏΡΠ°Π²ΠΎΠΊ.Verilog, Verilog HDL (Π°Π½Π³Π».Β Verilog Hardware Description Language)Β β ΡΡΠΎ ΡΠ·ΡΠΊ ΠΎΠΏΠΈΡΠ°Π½ΠΈΡ Π°ΠΏΠΏΠ°ΡΠ°ΡΡΡΡ, ΠΈΡΠΏΠΎΠ»ΡΠ·ΡΠ΅ΠΌΡΠΉ Π΄Π»Ρ ΠΎΠΏΠΈΡΠ°Π½ΠΈΡ ΠΈ ΠΌΠΎΠ΄Π΅Π»ΠΈΡΠΎΠ²Π°Π½ΠΈΡ ΡΠ»Π΅ΠΊΡΡΠΎΠ½Π½ΡΡ ΡΠΈΡΡΠ΅ΠΌ. Verilog HDL, Π½Π΅ ΡΠ»Π΅Π΄ΡΠ΅Ρ ΠΏΡΡΠ°ΡΡ Ρ VHDL (ΠΊΠΎΠ½ΠΊΡΡΠΈΡΡΡΡΠΈΠΉ ΡΠ·ΡΠΊ), Π½Π°ΠΈΠ±ΠΎΠ»Π΅Π΅ ΡΠ°ΡΡΠΎ ΠΈΡΠΏΠΎΠ»ΡΠ·ΡΠ΅ΡΡΡ Π² ΠΏΡΠΎΠ΅ΠΊΡΠΈΡΠΎΠ²Π°Π½ΠΈΠΈ, Π²Π΅ΡΠΈΡΠΈΠΊΠ°ΡΠΈΠΈ ΠΈ ΡΠ΅Π°Π»ΠΈΠ·Π°ΡΠΈΠΈ (Π½Π°ΠΏΡΠΈΠΌΠ΅Ρ, Π² Π²ΠΈΠ΄Π΅ Π‘ΠΠΠ‘) Π°Π½Π°Π»ΠΎΠ³ΠΎΠ²ΡΡ , ΡΠΈΡΡΠΎΠ²ΡΡ ΠΈ ΡΠΌΠ΅ΡΠ°Π½Π½ΡΡ ΡΠ»Π΅ΠΊΡΡΠΎΠ½Π½ΡΡ ΡΠΈΡΡΠ΅ΠΌ Π½Π° ΡΠ°Π·Π»ΠΈΡΠ½ΡΡ ΡΡΠΎΠ²Π½ΡΡ Π°Π±ΡΡΡΠ°ΠΊΡΠΈΠΈ.
Π Π°Π·ΡΠ°Π±ΠΎΡΡΠΈΠΊΠΈ Verilog ΡΠ΄Π΅Π»Π°Π»ΠΈ Π΅Π³ΠΎ ΡΠΈΠ½ΡΠ°ΠΊΡΠΈΡ ΠΎΡΠ΅Π½Ρ ΠΏΠΎΡ ΠΎΠΆΠΈΠΌ Π½Π° ΡΠΈΠ½ΡΠ°ΠΊΡΠΈΡ ΡΠ·ΡΠΊΠ° C, ΡΡΠΎ ΡΠΏΡΠΎΡΠ°Π΅Ρ Π΅Π³ΠΎ ΠΎΡΠ²ΠΎΠ΅Π½ΠΈΠ΅. Verilog ΠΈΠΌΠ΅Π΅Ρ ΠΏΡΠ΅ΠΏΡΠΎΡΠ΅ΡΡΠΎΡ, ΠΎΡΠ΅Π½Ρ ΠΏΠΎΡ ΠΎΠΆΠΈΠΉ Π½Π° ΠΏΡΠ΅ΠΏΡΠΎΡΠ΅ΡΡΠΎΡ ΡΠ·ΡΠΊΠ° C, ΠΈ ΠΎΡΠ½ΠΎΠ²Π½ΡΠ΅ ΡΠΏΡΠ°Π²Π»ΡΡΡΠΈΠ΅ ΠΊΠΎΠ½ΡΡΡΡΠΊΡΠΈΠΈ Β«ifΒ», Β«whileΒ» ΡΠ°ΠΊΠΆΠ΅ ΠΏΠΎΠ΄ΠΎΠ±Π½Ρ ΠΎΠ΄Π½ΠΎΠΈΠΌΡΠ½Π½ΡΠΌ ΠΊΠΎΠ½ΡΡΡΡΠΊΡΠΈΡΠΌ ΡΠ·ΡΠΊΠ° C. Π‘ΠΎΠ³Π»Π°ΡΠ΅Π½ΠΈΡ ΠΏΠΎ ΡΠΎΡΠΌΠ°ΡΠΈΡΠΎΠ²Π°Π½ΠΈΡ Π²ΡΠ²ΠΎΠ΄Π° ΡΠ°ΠΊΠΆΠ΅ ΠΎΡΠ΅Π½Ρ ΠΏΠΎΡ ΠΎΠΆΠΈ (ΡΠΌ. printf).
Π‘Π»Π΅Π΄ΡΠ΅Ρ ΠΎΡΠΌΠ΅ΡΠΈΡΡ, ΡΡΠΎ ΠΎΠΏΠΈΡΠ°Π½ΠΈΠ΅ Π°ΠΏΠΏΠ°ΡΠ°ΡΡΡΡ, Π½Π°ΠΏΠΈΡΠ°Π½Π½ΠΎΠ΅ Π½Π° ΡΠ·ΡΠΊΠ΅ Verilog (ΠΊΠ°ΠΊ ΠΈ Π½Π° Π΄ΡΡΠ³ΠΈΡ HDL-ΡΠ·ΡΠΊΠ°Ρ ) ΠΏΡΠΈΠ½ΡΡΠΎ Π½Π°Π·ΡΠ²Π°ΡΡ ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΠ°ΠΌΠΈ, Π½ΠΎ Π² ΠΎΡΠ»ΠΈΡΠΈΠ΅ ΠΎΡ ΠΎΠ±ΡΠ΅ΠΏΡΠΈΠ½ΡΡΠΎΠ³ΠΎ ΠΏΠΎΠ½ΡΡΠΈΡ ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΡ ΠΊΠ°ΠΊ ΠΏΠΎΡΠ»Π΅Π΄ΠΎΠ²Π°ΡΠ΅Π»ΡΠ½ΠΎΡΡΠΈ ΠΈΠ½ΡΡΡΡΠΊΡΠΈΠΉ, Π·Π΄Π΅ΡΡ ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΠ° Π·Π°Π΄Π°Π΅Ρ ΡΡΡΡΠΊΡΡΡΡ ΡΠΈΡΡΠ΅ΠΌΡ. Π’Π°ΠΊΠΆΠ΅ Π΄Π»Ρ ΡΠ·ΡΠΊΠ° Verilog Π½Π΅ ΠΏΡΠΈΠΌΠ΅Π½ΠΈΠΌ ΡΠ΅ΡΠΌΠΈΠ½ Β«Π²ΡΠΏΠΎΠ»Π½Π΅Π½ΠΈΠ΅ ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΡΒ».
Π‘ΡΡΠ΅ΡΡΠ²ΡΠ΅Ρ ΠΏΠΎΠ΄ΠΌΠ½ΠΎΠΆΠ΅ΡΡΠ²ΠΎ ΠΈΠ½ΡΡΡΡΠΊΡΠΈΠΉ ΡΠ·ΡΠΊΠ° Verilog, Π½Π°Π·ΡΠ²Π°Π΅ΠΌΠΎΠ΅ ΡΠΈΠ½ΡΠ΅Π·ΠΈΡΡΠ΅ΠΌΡΠΌ. ΠΠΎΠ΄ΡΠ»ΠΈ, ΠΊΠΎΡΠΎΡΡΠ΅ Π½Π°ΠΏΠΈΡΠ°Π½Ρ Π½Π° ΡΡΠΎΠΌ ΠΏΠΎΠ΄ΠΌΠ½ΠΎΠΆΠ΅ΡΡΠ²Π΅, Π½Π°Π·ΡΠ²Π°ΡΡ RTL (Π°Π½Π³Π».Β register transfer levelΒ β Π£ΡΠΎΠ²Π΅Π½Ρ ΡΠ΅Π³ΠΈΡΡΡΠΎΠ²ΡΡ ΠΏΠ΅ΡΠ΅Π΄Π°Ρ). ΠΠ½ΠΈ ΠΌΠΎΠ³ΡΡ Π±ΡΡΡ ΡΠΈΠ·ΠΈΡΠ΅ΡΠΊΠΈ ΡΠ΅Π°Π»ΠΈΠ·ΠΎΠ²Π°Π½Ρ Ρ ΠΈΡΠΏΠΎΠ»ΡΠ·ΠΎΠ²Π°Π½ΠΈΠ΅ΠΌ Π‘ΠΠΠ ΡΠΈΠ½ΡΠ΅Π·Π°. ΠΠ°Π½Π½ΡΠ΅ Π‘ΠΠΠ ΠΏΠΎ ΠΎΠΏΡΠ΅Π΄Π΅Π»Π΅Π½Π½ΡΠΌ Π°Π»Π³ΠΎΡΠΈΡΠΌΠ°ΠΌ ΠΏΡΠ΅ΠΎΠ±ΡΠ°Π·ΡΡΡ Π°Π±ΡΡΡΠ°ΠΊΡΠ½ΡΠΉ ΠΈΡΡ ΠΎΠ΄Π½ΡΠΉ ΠΊΠΎΠ΄ Π½Π° Verilog Π² netlistΒ β Π»ΠΎΠ³ΠΈΡΠ΅ΡΠΊΠΈ ΡΠΊΠ²ΠΈΠ²Π°Π»Π΅Π½ΡΠ½ΠΎΠ΅ ΠΎΠΏΠΈΡΠ°Π½ΠΈΠ΅, ΡΠΎΡΡΠΎΡΡΠ΅Π΅ ΠΈΠ· ΡΠ»Π΅ΠΌΠ΅Π½ΡΠ°ΡΠ½ΡΡ Π»ΠΎΠ³ΠΈΡΠ΅ΡΠΊΠΈΡ ΠΏΡΠΈΠΌΠΈΡΠΈΠ²ΠΎΠ² (Π½Π°ΠΏΡΠΈΠΌΠ΅Ρ, AND, OR, NOT, ΡΡΠΈΠ³Π³Π΅ΡΡ), ΠΊΠΎΡΠΎΡΡΠ΅ Π΄ΠΎΡΡΡΠΏΠ½Ρ Π² Π²ΡΠ±ΡΠ°Π½Π½ΠΎΠΉ ΡΠ΅Ρ Π½ΠΎΠ»ΠΎΠ³ΠΈΠΈ ΠΏΡΠΎΠΈΠ·Π²ΠΎΠ΄ΡΡΠ²Π° Π‘ΠΠΠ‘ ΠΈΠ»ΠΈ ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΠΈΡΠΎΠ²Π°Π½ΠΈΡ ΠΠΠ ΠΈ ΠΠΠΠ‘. ΠΠ°Π»ΡΠ½Π΅ΠΉΡΠ°Ρ ΠΎΠ±ΡΠ°Π±ΠΎΡΠΊΠ° netlist Π² ΠΊΠΎΠ½Π΅ΡΠ½ΠΎΠΌ ΠΈΡΠΎΠ³Π΅ ΠΏΠΎΡΠΎΠΆΠ΄Π°Π΅Ρ ΡΠΎΡΠΎΡΠ°Π±Π»ΠΎΠ½Ρ Π΄Π»Ρ Π»ΠΈΡΠΎΠ³ΡΠ°ΡΠΈΠΈ ΠΈΠ»ΠΈ ΠΏΡΠΎΡΠΈΠ²ΠΊΡ Π΄Π»Ρ FPGA.
Verilog Π±ΡΠ» ΡΠΎΠ·Π΄Π°Π½ Phil Moorby ΠΈ Prabhu Goel Π·ΠΈΠΌΠΎΠΉ 1983β1984 Π³ΠΎΠ΄ΠΎΠ² Π² ΡΠΈΡΠΌΠ΅ Automated Integrated Design Systems (Ρ 1985 Π³ΠΎΠ΄Π° Gateway Design Automation) ΠΊΠ°ΠΊ ΡΠ·ΡΠΊ ΠΌΠΎΠ΄Π΅Π»ΠΈΡΠΎΠ²Π°Π½ΠΈΡ Π°ΠΏΠΏΠ°ΡΠ°ΡΡΡΡ. Π 1990 Π³ΠΎΠ΄Ρ Gateway Design Automation Π±ΡΠ»Π° ΠΊΡΠΏΠ»Π΅Π½Π° Cadence Design Systems. ΠΠΎΠΌΠΏΠ°Π½ΠΈΡ Cadence ΠΈΠΌΠ΅Π΅Ρ ΠΏΡΠ°Π²Π° Π½Π° Π»ΠΎΠ³ΠΈΡΠ΅ΡΠΊΠΈΠ΅ ΡΠΈΠΌΡΠ»ΡΡΠΎΡΡ Gatewayβs Verilog ΠΈ Verilog-XL simulator.
ΠΠΎ Π²ΡΠ΅ΠΌΡ ΡΠ²Π΅Π»
encyclopaedia.bid
ΡΠ·ΡΠΊ Verilog β Π―Π·ΡΠΊ ΠΎΠΏΠΈΡΠ°Π½ΠΈΡ Π°ΠΏΠΏΠ°ΡΠ°ΡΡΡΡ, ΡΠ°Π·ΡΠ°Π±ΠΎΡΠ°Π½Π½ΡΠΉ Π€ΠΈΠ»ΠΎΠΌ ΠΠΎΡΠ±ΠΈ (Phil Morby) Π² ΠΊΠΎΠ½ΡΠ΅ 1980 Ρ Π³ΠΎΠ΄ΠΎΠ². ΠΠΎΠ·Π²ΠΎΠ»ΡΠ΅Ρ ΠΎΠΏΠΈΡΡΠ²Π°ΡΡ ΡΠ»Π΅ΠΊΡΡΠΎΠ½Π½ΠΎΠ΅ ΡΡΡΡΠΎΠΉΡΡΠ²ΠΎ ΠΊΠ°ΠΊ Π½Π° ΡΡΠΎΠ²Π½Π΅ ΠΊΠΎΠΌΠΏΠΎΠ½Π΅Π½Ρ, ΠΏΠ»Π°Ρ, ΡΠ°ΠΊ ΠΈ Π½Π° ΡΡΠΎΠ²Π½Π΅ ΡΠΈΡΡΠ΅ΠΌΡ. ΠΠΎΡΠ»Π΅ ΡΠΎΠ³ΠΎ, ΠΊΠ°ΠΊ ΠΊΠΎΠΌΠΏΠ°Π½ΠΈΡ Cadence ΡΠ΄Π΅Π»Π°Π»Π° Π΅Π³ΠΎ ΠΎΠ±ΡΠ΅Π΄ΠΎΡΡΡΠΏΠ½ΡΠΌ,β¦ β¦ Β Π‘ΠΏΡΠ°Π²ΠΎΡΠ½ΠΈΠΊ ΡΠ΅Ρ Π½ΠΈΡΠ΅ΡΠΊΠΎΠ³ΠΎ ΠΏΠ΅ΡΠ΅Π²ΠΎΠ΄ΡΠΈΠΊΠ°
Verilog β ΠΠ»Π°ΡΡ ΡΠ·ΡΠΊΠ°: Π―Π·ΡΠΊ ΠΎΠΏΠΈΡΠ°Π½ΠΈΡ Π°ΠΏΠΏΠ°ΡΠ°ΡΡΡΡ ΠΠΎΡΠ²ΠΈΠ»ΡΡ Π²: 1983 1984 ΠΠ²ΡΠΎΡ(Ρ): Phil Moorby, Prabhu Goel Π Π°ΡΡΠΈΡΠ΅Π½ΠΈΠ΅ ΡΠ°ΠΉΠ»ΠΎΠ²: .v Verilog, Verilog HDL (Π°Π½Π³Π».Β Verilog Hardwar β¦ Β ΠΠΈΠΊΠΈΠΏΠ΅Π΄ΠΈΡ
Π―Π·ΡΠΊ ΠΎΠΏΠΈΡΠ°Π½ΠΈΡ Π°ΠΏΠΏΠ°ΡΠ°ΡΡΡΡ β (Π°Π½Π³Π».Β hardware description language) ΡΠΈΠΏ ΠΊΠΎΠΌΠΏΡΡΡΠ΅ΡΠ½ΡΡ ΡΠ·ΡΠΊΠΎΠ² Π΄Π»Ρ ΡΠΎΡΠΌΠ°Π»ΡΠ½ΠΎΠ³ΠΎ ΠΎΠΏΠΈΡΠ°Π½ΠΈΡ ΡΠ»Π΅ΠΊΡΡΠΈΡΠ΅ΡΠΊΠΈΡ ΡΠ΅ΠΏΠ΅ΠΉ, ΠΎΡΠΎΠ±Π΅Π½Π½ΠΎ ΡΠΈΡΡΠΎΠ²ΠΎΠΉ Π»ΠΎΠ³ΠΈΠΊΠΈ. ΠΠ½ ΠΎΠΏΠΈΡΡΠ²Π°Π΅Ρ ΡΡΡΡΠΊΡΡΡΡ ΠΈ ΡΡΠ½ΠΊΡΠΈΠΎΠ½ΠΈΡΠΎΠ²Π°Π½ΠΈΠ΅ ΡΠ΅ΠΏΠΈ. ΠΡΠ½ΠΎΠ²Π½ΡΠ΅ ΠΏΡΠ΅Π΄ΡΡΠ°Π²ΠΈΡΠ΅Π»ΠΈ ΠΠ°ΠΈΠ±ΠΎΠ»Π΅Π΅ ΡΠ°ΡΡΠΎ ΠΈΡΠΏΠΎΠ»ΡΠ·ΡΡΡΡΡ ΡΠ·ΡΠΊΠΈβ¦ β¦ Β ΠΠΈΠΊΠΈΠΏΠ΅Π΄ΠΈΡ
Π―Π·ΡΠΊ ΠΏΡΠΎΠ΅ΠΊΡΠΈΡΠΎΠ²Π°Π½ΠΈΡ β Π―Π·ΡΠΊ ΠΏΡΠΎΠ΅ΠΊΡΠΈΡΠΎΠ²Π°Π½ΠΈΡΒ ΡΡΠΎ ΡΡΠ΅Π΄ΡΡΠ²ΠΎ Π°Π²ΡΠΎΠΌΠ°ΡΠΈΠ·Π°ΡΠΈΠΈ ΠΏΡΠΎΠ΅ΠΊΡΠΈΡΠΎΠ²Π°Π½ΠΈΡ ΡΠΈΡΡΠ΅ΠΌ. ΠΠ΅ΡΠ΅Π΄ΠΊΠΎ Π΄Π»Ρ ΡΠΏΡΠΎΡΠ΅Π½ΠΈΡ ΠΏΠΎΠ½ΠΈΠΌΠ°Π½ΠΈΡ ΠΏΡΠ΅Π΄ΠΌΠ΅ΡΠ½ΠΎΠΉ ΠΎΠ±Π»Π°ΡΡΠΈ ΡΠ·ΡΠΊΠΈ ΠΏΡΠΎΠ΅ΠΊΡΠΈΡΠΎΠ²Π°Π½ΠΈΡ Π½Π°Π·ΡΠ²Π°ΡΡ ΡΠ·ΡΠΊΠ°ΠΌΠΈ ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΠΈΡΠΎΠ²Π°Π½ΠΈΡ, Π½ΠΎ ΡΡΠΎ Π²ΡΠ΅Π³ΠΎ Π»ΠΈΡΡ ΡΠΏΡΠΎΡΠ΅Π½ΠΈΠ΅ ΡΠ²ΡΠ·Π°Π½Π½ΠΎΠ΅ ΡΠΎ ΡΠΏΠΎΡΠΎΠ±ΠΎΠΌ Π½Π°ΠΏΠΈΡΠ°Π½ΠΈΡβ¦ β¦ Β ΠΠΈΠΊΠΈΠΏΠ΅Π΄ΠΈΡ
Verilog-AMS β Π‘ΡΠΈΠ»Ρ ΡΡΠΎΠΉ ΡΡΠ°ΡΡΠΈ Π½Π΅ΡΠ½ΡΠΈΠΊΠ»ΠΎΠΏΠ΅Π΄ΠΈΡΠ΅Π½ ΠΈΠ»ΠΈ Π½Π°ΡΡΡΠ°Π΅Ρ Π½ΠΎΡΠΌΡ ΡΡΡΡΠΊΠΎΠ³ΠΎ ΡΠ·ΡΠΊΠ°. Π‘ΡΠ°ΡΡΡ ΡΠ»Π΅Π΄ΡΠ΅Ρ ΠΈΡΠΏΡΠ°Π²ΠΈΡΡ ΡΠΎΠ³Π»Π°ΡΠ½ΠΎ ΡΡΠΈΠ»ΠΈΡΡΠΈΡΠ΅ΡΠΊΠΈΠΌ ΠΏΡΠ°Π²ΠΈΠ»Π°ΠΌ ΠΠΈΠΊΠΈΠΏΠ΅Π΄ΠΈΠΈ. Verilog AMS ΠΈΠ»ΠΈ Verilog Analog Mixed Signal Simulation (Verilog ΠΠ½Π°Π»ΠΎΠ³ΠΎΠ²ΠΎ Π‘ΠΌΠ΅ΡΠ°Π½Π½ΠΎΠ΅ ΠΠΎΠ΄Π΅Π»ΠΈΡΠΎΠ²Π°Π½ΠΈΠ΅β¦ β¦ Β ΠΠΈΠΊΠΈΠΏΠ΅Π΄ΠΈΡ
ΠΠΎΠΌΠΏΡΡΡΠ΅ΡΠ½ΡΠΉ ΡΠ·ΡΠΊ β ΠΠΎΠ½ΡΡΠΈΠ΅ ΠΊΠΎΠΌΠΏΡΡΡΠ΅ΡΠ½ΡΠΉ ΡΠ·ΡΠΊ (ΠΊΠ°Π»ΡΠΊΠ° Ρ Π°Π½Π³Π».Β computer language), ΠΊΠ°ΠΊ ΠΏΡΠ°Π²ΠΈΠ»ΠΎ, ΠΎΡΠ½ΠΎΡΠΈΡΡΡ ΠΊ ΡΠ·ΡΠΊΠ°ΠΌ, Π°ΡΡΠΎΡΠΈΠΈΡΡΠ΅ΠΌΡΠΌ Ρ ΠΊΠΎΠΌΠΏΡΡΡΠ΅ΡΠ½ΠΎΠΉ ΡΠ΅Ρ Π½ΠΈΠΊΠΎΠΉ. Π§Π°ΡΠ΅ Π²ΡΠ΅Π³ΠΎ, ΡΡΠΎΡ ΡΠ΅ΡΠΌΠΈΠ½ ΡΠΎΠΎΡΠ²Π΅ΡΡΡΠ²ΡΠ΅Ρ ΠΏΠΎΠ½ΡΡΠΈΡ ΡΠ·ΡΠΊΠ° ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΠΈΡΠΎΠ²Π°Π½ΠΈΡ, ΠΎΠ΄Π½Π°ΠΊΠΎ ΡΡΠΎ ΡΠΎΠΎΡΠ²Π΅ΡΡΡΠ²ΠΈΠ΅ Π½Π΅ ΡΠ²Π»ΡΠ΅ΡΡΡβ¦ β¦ Β ΠΠΈΠΊΠΈΠΏΠ΅Π΄ΠΈΡ
Minimig β 120Γ120 ΠΌΠΌ (ΡΠΎΡΠΌ ΡΠ°ΠΊΡΠΎΡ Nano ITX)[1] Minimig (ΡΠΎΠΊΡΠ°ΡΠ΅Π½ΠΈΠ΅ ΠΎΡ Mini Amiga)Β ΠΎΡΠΊΡΡΡΠΎΠ΅ Π°ΠΏΠΏΠ°ΡΠ°ΡΠ½ΠΎΠ΅ ΠΎΠ±Π΅ β¦ Β ΠΠΈΠΊΠΈΠΏΠ΅Π΄ΠΈΡ
ΠΡΠ΅ΠΎΠ±ΡΠ°Π·ΠΎΠ²Π°Π½ΠΈΠ΅ Π¨ΠΈΠ½Π΄Π»Π΅ΡΠ° β ΠΡΠ΅ΠΎΠ±ΡΠ°Π·ΠΎΠ²Π°Π½ΠΈΠ΅ Π¨ΠΈΠ½Π΄Π»Π΅ΡΠ°(Schindler Transformation) ΡΡΡΠ΅ΠΊΡΠΈΠ²Π½ΡΠΉ Π°Π»Π³ΠΎΡΠΈΡΠΌ ΡΠΏΠΎΡΡΠ΄ΠΎΡΠΈΠ²Π°Π½ΠΈΡ ΡΠ»Π΅ΠΌΠ΅Π½ΡΠΎΠ² Ρ Π±ΠΎΠ»ΡΡΠΎΠΉ Π΄Π»ΠΈΠ½ΠΎΠΉ ΠΊΠ»ΡΡΠ°, ΠΈΡΠΏΠΎΠ»ΡΠ·ΠΎΠ²Π°Π½ΠΈΠ΅ΠΌ ΠΎΠ±ΡΡΠ½ΠΎΠΉ ΠΏΠΎΡΠ°Π·ΡΡΠ΄Π½ΠΎΠΉ ΡΠΎΡΡΠΈΡΠΎΠ²ΠΊΠΈ. Π‘ΠΏΡΡΡΡ Π³ΠΎΠ΄ ΠΏΠΎΡΠ»Π΅ ΠΎΠΏΡΠ±Π»ΠΈΠΊΠΎΠ²Π°Π½ΠΈΡ Π°Π»Π³ΠΎΡΠΈΡΠΌΠ° BWT, ΠΠΈΡ Π°ΡΠ»Π΅ΠΌ Π¨ΠΈΠ½Π΄Π»Π΅ΡΠΎΠΌ Π±ΡΠ»ΠΎβ¦ β¦ Β ΠΠΈΠΊΠΈΠΏΠ΅Π΄ΠΈΡ
SystemC β Π’ΠΈΠΏ Π±ΠΈΠ±Π»ΠΈΠΎΡΠ΅ΠΊΠ° (ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΠΈΡΠΎΠ²Π°Π½ΠΈΠ΅) Π Π°Π·ΡΠ°Π±ΠΎΡΡΠΈΠΊ Open SystemC Initiative ΠΠ°ΠΏΠΈΡΠ°Π½Π° Π½Π° Π‘++ ΠΠΏΠ΅ΡΠ°ΡΠΈΠΎΠ½Π½Π°Ρ ΡΠΈΡΡΠ΅ΠΌΠ° ΠΡΠΎΡΡΠΏΠ»Π°ΡΡΠΎΡΠΌΠ΅Π½Π½ΡΠΉ ΠΠΎΡΠ»Π΅Π΄Π½ΡΡ Π²Π΅ΡΡΠΈΡ 2.3 Π‘Π°ΠΉΡ β¦ Β ΠΠΈΠΊΠΈΠΏΠ΅Π΄ΠΈΡ
AHDL β AHDLΒ ΠΏΡΠΎΠΏΡΠΈΠ΅ΡΠ°ΡΠ½ΡΠΉ ΡΠ·ΡΠΊ ΠΎΠΏΠΈΡΠ°Π½ΠΈΡ Π°ΠΏΠΏΠ°ΡΠ°ΡΡΡΡ ΠΎΡ Altera Corporation ΠΏΡΠ΅Π΄Π½Π°Π·Π½Π°ΡΠ΅Π½Π½ΡΠΉ Π΄Π»Ρ ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΠΈΡΠΎΠ²Π°Π½Ρ Π²ΡΠΏΡΡΠΊΠ°Π΅ΠΌΡΡ Π΅ΠΉ ΠΠΠΠ‘. Π―Π·ΡΠΊ ΠΈΠΌΠ΅Π΅Ρ ΠΠ΄Π° ΠΏΠΎΠ΄ΠΎΠ±Π½ΡΠΉ ΡΠΈΠ½ΡΠ°ΠΊΡΠΈΡ ΠΈ ΡΡ ΠΎΠΆ Ρ VHDL ΠΈΠ»ΠΈ Verilog. ΠΠ½ ΠΏΠΎΠ΄Π΄Π΅ΡΠΆΠΈΠ²Π°Π΅ΡΡΡ ΠΊΠΎΠΌΠΏΠΈΠ»ΡΡΠΎΡΠ°ΠΌΠΈ Quartus ΠΈ Max+ ΠΎΡ Altera β¦ Β ΠΠΈΠΊΠΈΠΏΠ΅Π΄ΠΈΡ
SPARC β ΠΠΈΠΊΡΠΎΠΏΡΠΎΡΠ΅ΡΡΠΎΡ UltraSPARC II ΠΊΠΎΠΌΠΏΠ°Π½ΠΈΠΈ Sun Microsystems SPARC (Scalable Processor ARChitectureΒ ΠΌΠ°ΡΡΡΠ°Π±ΠΈΡΡΠ΅ΠΌΠ°Ρ Π°ΡΡ ΠΈΡΠ΅ΠΊΡΡΡΠ° ΠΏΡΠΎΡΠ΅ΡΡΠΎΡΠ°)Β Π°ΡΡ ΠΈΡΠ΅ΠΊΡΡΡΠ° RISC ΠΌΠΈ β¦ Β ΠΠΈΠΊΠΈΠΏΠ΅Π΄ΠΈΡ
translate.academic.ru